TWI484693B - 數位電子元件 - Google Patents

Description

數位電子元件

本發明係關於一種數位電子元件；特別是關於一種抑制共模雜訊之數位電子元件。

隨著現今高速數位電路操作速度及時脈頻率越來越高，差動微帶線及帶線廣泛應用在傳送差動訊號。在理想狀況下，差動傳輸線具有低串音效應及較低電磁幅射的特性，但是在電子電路佈線中，為了節省面積，往往會有一些不連續結構，像是轉彎、穿過槽孔等等，或是差動訊號在輸出時，大小及相位有非對稱的情形，這些原因往往會造成共模雜訊的產生，共模雜訊藉著接地面傳送到板邊、連接的導線及屏蔽金屬，會造成嚴重的電磁相容及電磁干擾問題。除此之外，差動傳輸線由於非完美金屬的有限導電率以及損耗性介質材料的存在，因而，訊號在傳送時，會伴隨著頻率相依性的傳輸線損耗，進而造成位元間干擾現象的產生，使得眼圖(代表訊號品質)嚴重的破壞，造成邏輯電路判斷錯誤。

有鑑於此，極需一種同時具有良好抑制共模雜訊之能力且改善眼圖之數位電子元件。

本發明之一目的在於提供一種同時具有良好抑制共模雜訊之能力且改善眼圖之數位電子元件。

為達到上述目的，本發明提供一種數位電子元件，包含：一接地金屬部，包含一第一金屬板及設置於該第一金屬板上之一第一基板，其中該第一金屬板係電性連接至地；至少一層差模參考金屬部，每一層差模參考金屬部包含一第二金屬板及一第二基板，其中該第二金屬板藉由至少一連通部電性連接至該第一金屬板；一對差動訊號線，至少部分設置於該至少一層差模參考金屬部之該第二基板上，且與該至少一層差模參考金屬部之該第二金屬板電磁耦合；及一等化器，電性連接至該對差動訊號線。

前述之本發明數位電子元件中，該至少一層差模參考金屬部為一層，且該層差模參考金屬部係與該接地金屬部彼此共平面且該第一金屬板與該第二金屬板彼此間隔。

前述之本發明數位電子元件中，該等化器係與該至少一層差模參考金屬部之該第二金屬板電磁耦合。

前述之本發明數位電子元件中，該對差動訊號線之至少一部分係設置於該接地金屬部上，且該對差動訊號線之該至少一部分係與該接地金屬部電磁耦合。

前述之本發明數位電子元件中，該對差動訊號線係相對於該第二基板之一中心線對稱設置。

前述之本發明數位電子元件中，該等化器為一具直流損耗之高通電路。

前述之本發明數位電子元件中，該等化器為兩個並聯電阻電容電路，該兩個並聯電阻電容電路係分別嵌入該對差動訊號線之其中一者。

前述之本發明數位電子元件中，該等化器為一串聯電阻電感電路，係跨接於該對差動訊號線。

前述之本發明數位電子元件中，該等化器跨接於該對差動訊號線，且該等化器包含一電阻及一傳輸線，該電阻係與該傳輸線串聯。

前述之本發明數位電子元件中，該等化器為兩個並聯電阻電容電路及一串聯電阻電感電路，該兩個並聯電阻電容電路係分別嵌入該對差動訊號線之其中一者，且該串聯電阻電感電路係跨接於該兩個並聯電阻電容電路。

前述之本發明數位電子元件中，該等化器係相對於該對差動訊號線間之中心線對稱設置。

前述之本發明數位電子元件中，該至少一連通部具有一電阻。

本發明藉由將等化器嵌入或跨接至一對差動訊號線，使得數位電子元件可增強其抑制共模雜訊之能力且同時能夠改善眼圖。

以下將進行本發明具體實施例之說明。須注意，所揭示的實施例僅在於列舉說明。本發明之範疇並未限制在其所揭露包含特定特徵、結構、或性質的具體實施例中，而係由文後所附的申請專利範圍所界定。此外，說明書中所參照之圖示並未具體描繪出所有本發明不必要之特徵，且所描繪出之元件可能以簡化、示意之方式來表達，圖示中各類元件的尺寸可能為說明之便而加以誇大或不符合實際比例。不論上述之簡略為何，或是相關特徵是否有被詳盡描述，其皆意表所描述者係位於相關領域中熟習該項技藝之人士可據以連同其他與該等特徵、結構或性質相關的其他具體實施例來實施之知識範疇內。

參考第一A圖，第一A圖係根據本發明一實施例之數位電子元件之立體示意圖。數位電子元件100係包含一接地金屬部101、一層差模參考金屬部102、一對差動訊號線103、104以及等化器106、107。接地金屬部101包含一第一金屬板1011及設置於第一金屬板1011上之一第一基板1012，其中第一金屬板1011係電性連接至地。該層差模參考金屬部102包含一第二金屬板1021及設置於第二金屬板1021上之一第二基板1022，其中第二金屬板1021藉由一連通柱105電性連接至第一金屬板1011。該對差動訊號線103、104係設置於該第二基板1022上，且相對於該第二基板1022之一中心線108對稱設置。進一步參考第一B圖，第一B圖為第一A圖中等化器106、107之電路圖。等化器106、107皆為並聯電阻電容電路，且分別嵌入該對差動訊號線103、104中以電性連接至該對差動訊號線103、104。進一步地，等化器106、107係相對於該對差動訊號線103、104間之中心線108對稱設置。

本發明之數位電子元件100係藉由電性連接等化器106、107至該對差動訊號線103、104，使得在共模雜訊產生時，數位電子元件100對其產生濾波的效果，同時在差模訊號傳輸時，亦可改善眼圖。再者，本發明之等化器106、107相對於該對差動訊號線103、104間之中心線對稱設置，使得數位電子元件100在差模激發時，接地金屬部101、該一層差模參考金屬部102為短路，不會影響等化器106、107的工作，進而改善眼圖，並且在共模激發時，等化器106、107進而抑制共模雜訊。

參考第二圖，第二圖係第一圖中具有等化器之數位電子元件之共模衰減模擬圖與未具有等化器之數位電子元件之共模衰減模擬圖之比較，其中曲線202代表第一圖中具有等化器106、107之數位電子元件100之共模衰減曲線，而曲線201代表未具有等化器之數位電子元件之共模衰減曲線。比較曲線201與曲線202可知，本發明之具有等化器106、107的數位電子元件100相較於未具有等化器之數位電子元件，等化器106、107不僅不會影響共模雜訊抑制電路之工作，且對於共模雜訊之直流或低頻部分之抑制能力較佳。在本發明另一具體實施例中，該連通柱105具有一電阻，使得數位電子元件100對於共模雜訊之直流或低頻部分之抑制能力更佳。

進一步參考第三A圖及第三B圖，第三A圖係未具有等化器之數位電子元件之眼圖；第三B圖係第一圖中具有等化器106、107之數位電子元件100之眼圖。比較第三A圖及第三B圖可知，具有等化器106、107之數位電子元件100之眼圖中的眼高及眼寬明顯增大，因此，具有等化器106、107之數位電子元件100具有改善眼圖之優點。

進一步參考第四圖，第四圖係第一圖中具有等化器之數位電子元件之靜電放電測試圖與未具有等化器之數位電子元件之靜電放電測試圖之比較，其中曲線401代表具有等化器106、107之數位電子元件100於差模時之靜電突波曲線；曲線402代表未具有等化器之數位電子元件於差模時之靜電突波曲線；曲線403代表具有等化器106、107之數位電子元件100於共模時之靜電突波曲線；曲線404代表未具有等化器之數位電子元件於共模時之靜電突波曲線。比較曲線401與曲線402可知，具有等化器106、107之數位電子元件100於差模時之靜電突波明顯小於未具有等化器之數位電子元件於差模時之靜電突波，以及比較曲線403與曲線404可知，具有等化器106、107之數位電子元件100於共模時之靜電突波明顯小於未具有等化器之數位電子元件於共模時之靜電突波，因此，本發明之具有等化器106、107之數位電子元件100於差模及共模時皆具有較佳之靜電防護能力。

參考第五A圖及第五B圖，在本發明另一具體實施例中，等化器亦可實施為一串聯電阻電感電路109，該串聯電阻電感電路109係跨接於該對差動訊號線103、104以電性連接至該對差動訊號線103、104，且相對於該對差動訊號線103、104間之中心線108對稱設置。在本發明另一具體實施例中，等化器包含一電阻及一傳輸線，其中該電阻係與該傳輸線串聯。該等化器係跨接於該對差動訊號線103、104以電性連接至該對差動訊號線103、104，且相對於該對差動訊號線103、104間之中心線108對稱設置。進一步地，該等化器係與該層差模參考金屬部102之該第二金屬板1021電磁耦合，使得數位電子元件100進一步增強其低頻抑制能力，亦即第二圖中曲線202將更晚左邊(低頻)偏移。

需注意到的是，本發明之等化器並不限於上述並聯電阻電容電路106、107或上述串聯電阻電感電路109。參考第六圖，第六圖為具直流損耗之高通電路的損耗頻率響應圖。本發明之等化器之範圍應涵蓋具直流損耗之高通電路的所有實施態樣，而其中直流損耗之範圍係依據數位電子元件100之態樣不同而定。另一方面，本發明之差模參考金屬部不限於一層，亦可實施為多層結構。當差模參考金屬部實施為多層時，每一層差模參考金屬部亦具有一對差動訊號線設置於其上，且每一層差模參考金屬部上之該對差動訊號線係藉由連通柱以串聯形式電性連接，亦即等效於上述實施例之該對差動訊號線103、104。再者，本發明所述「設置於...上」，係指「設置於...上面」，而無方向上之限制。

參考第七圖，第七圖係根據本發明另一實施例之數位電子元件之立體示意圖。數位電子元件700係包含一接地金屬部701、一層差模參考金屬部702、一對差動訊號線703、704以及等化器705、706、707。等化器705、706為皆為並聯電阻電容電路而等化器707為一串聯電阻電感電路，該兩個並聯電阻電容電路705、706係分別嵌入該對差動訊號線703、704，且該串聯電阻電感電路707係跨接於該兩個並聯電阻電容電路705、706如第八圖所示。接地金屬部701包含一第一金屬板7011及設置於第一金屬板7011上之一第一基板7012，其中第一金屬板7011係電性連接至地。該層差模參考金屬部702包含一第二金屬板7021及設置於第二金屬板7021上之一第二基板7022，其中該層差模參考金屬部702係與該接地金屬部701彼此共平面且該第一金屬板7011與該第二金屬板7021彼此間隔。第二金屬板7021藉由一連通部708電性連接至第一金屬板7011，該連通部具有一電阻如前所述，使得數位電子元件700對於共模雜訊之直流或低頻部分之抑制能力更佳。該對差動訊號線703、704係設置於該第二基板7022上，且相對於該第二基板7022之一中心線709對稱設置。進一步地，該對差動訊號線703、704之至少一部分係設置於該接地金屬部701上，且該對差動訊號線703、704之至少一部分與該接地金屬部701電磁耦合。數位電子元件700同時具有良好抑制共模雜訊之能力且改善眼圖如前述實施例。

本發明之範疇及精神不限於前述之實施例。此外，說明書中所示圖式僅用於呈具而非按比例所繪製。圖式中的某些部分可能會被放大強調，而其他部分可能被簡略。據此，本發明之揭露與圖式理視為描述而非限制性質，並將由下文中的申請專利範圍來限制。

100．．．數位電子元件

101．．．接地金屬部

1011．．．第一金屬板

1012．．．第一基板

102．．．一層差模參考金屬部

1021．．．第二金屬板

1022．．．第二基板

103、104．．．一對差動訊號線

105．．．連通柱

106、107．．．並聯電阻電容電路

108．．．中心線

109．．．串聯電阻電感電路

201．．．曲線

202．．．曲線

401．．．曲線

402．．．曲線

403．．．曲線

404．．．曲線

700．．．數位電子元件

701．．．接地金屬部

7011．．．第一金屬板

7012．．．第一基板

702．．．一層差模參考金屬部

7021．．．第二金屬板

7022．．．第二基板

703、704．．．一對差動訊號線

705、706．．．並聯電阻電容電路

707．．．串聯電阻電感電路

708．．．連通部

709．．．中心線

第一A圖係根據本發明一實施例之數位電子元件之立體示意圖。

第一B圖係第一A圖中等化器之電路圖。

第二圖係第一圖中具有等化器之數位電子元件之共模衰減模擬圖與未具有等化器之數位電子元件之共模衰減模擬圖之比較。

第三A圖係未具有等化器之數位電子元件之眼圖。

第三B圖係第一圖中具有等化器之數位電子元件之眼圖。

第四圖係第一圖中具有等化器之數位電子元件之靜電放電測試圖與未具有等化器之數位電子元件之靜電放電測試圖之比較。

第五A圖係根據本發明另一實施例之數位電子元件之立體示意圖。

第五B圖係第五A圖中等化器之電路圖。

第六圖係具直流損耗之高通電路的損耗頻率響應圖。

第七圖係根據本發明另一實施例之數位電子元件之立體示意圖。

第八圖係第七圖中等化器之電路圖。

100‧‧‧數位電子元件

101‧‧‧接地金屬部

1011‧‧‧第一金屬板

1012‧‧‧第一基板

102‧‧‧一層差模參考金屬部

1021‧‧‧第二金屬板

1022‧‧‧第二基板

103、104‧‧‧一對差動訊號線

105‧‧‧連通柱

106、107‧‧‧並聯電阻電容電路

108‧‧‧中心線

Claims (11)

1. 一種數位電子元件，包含：一接地金屬部，包含一第一金屬板及設置於該第一金屬板上之一第一基板，該第一金屬板係電性連接至地；至少一層差模參考金屬部，每一層差模參考金屬部包含一第二金屬板及一第二基板，該第二金屬板藉由至少一連通部電性連接至該第一金屬板，且該至少一連通部具有一電阻；一對差動訊號線，至少部分設置於該至少一層差模參考金屬部之該第二基板上，該對差動訊號線與該至少一層差模參考金屬部之該第二金屬板電磁耦合；及一等化器，電性連接至該對差動訊號線。
2. 如申請專利範圍第1項所述之數位電子元件，其中該至少一層差模參考金屬部為一層，且該層差模參考金屬部係與該接地金屬部彼此共平面且該第一金屬板與該第二金屬板彼此間隔。
3. 如申請專利範圍第2項所述之數位電子元件，其中該對差動訊號線之至少一部分係設置於該接地金屬部上，且該對差動訊號線之該至少一部分係與該接地金屬部電磁耦合。
4. 如申請專利範圍第1或2項所述數位電子元件，其中該等化器係與該至少一層差模參考金屬部之該第二金屬板電磁耦合。
5. 如申請專利範圍第1或2項所述之數位電子元件，其中該對差動訊號線係相對於該第二基板之一中心線 對稱設置。
6. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器為一具直流損耗之高通電路。
7. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器為兩個並聯電阻電容電路，該兩個並聯電阻電容電路係分別嵌入該對差動訊號線之其中一者。
8. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器為一串聯電阻電感電路，係跨接於該對差動訊號線。
9. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器跨接於該對差動訊號線，且該等化器包含一電阻及一傳輸線，該電阻係與該傳輸線串聯。
10. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器為兩個並聯電阻電容電路及一串聯電阻電感電路，該兩個並聯電阻電容電路係分別嵌入該對差動訊號線之其中一者，且該串聯電阻電感電路係跨接於該兩個並聯電阻電容電路。
11. 如申請專利範圍第1或2項所述之數位電子元件，其中該等化器係相對於該對差動訊號線間之中心線對稱設置。