JPH07264018A - チョッパ型コンパレータ - Google Patents

Abstract

(57)【要約】 【目的】 電圧利得を上昇させ、動作速度を向上する。 【構成】 比較動作時には、閾値シフトスイッチＳＷＳ
１及びＳＷＳ２がいずれもオンとなる。コンデンサＣ１
の電位が上昇し、コンデンサＣ２の電位が下降し、イン
バータゲートＧ１の入力の電位が上昇すると、ＭＯＳト
ランジスタＭ５及びＭ６のゲートの電位が上昇して前記
コンデンサＣ２の電位はより下降し、ＭＯＳトランジス
タＭ７及びＭ８のゲート電位が下降して前記インバータ
ゲートＧの入力の電位はより上昇する。電圧利得が上昇
されたのと同等の効果が得られ、比較動作速度を向上で
きる。閾値シフトスイッチＳＷＳ１及びＳＷＳ２は、基
本的に比較動作時にオンとすればよく、新たなクロック
信号が不要である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的なチョッパ型コ
ンパレータ、即ち、第１インバータゲートの出力と第２
インバータゲートの入力との間を第２コンデンサで直列
接続しておき、基準電圧及び該基準電圧と比較されるア
ナログ入力電圧を、前記第１インバータゲートの入力に
対して直列接続される第１コンデンサを経て前記第１イ
ンバータゲートへと交互に入力するようにし、又、この
交互入力の際、一方の入力時に前記第１インバータゲー
トの入力と出力との短絡リセット及び前記第２インバー
タゲートの入力と出力との短絡リセットを行い、他方の
入力時の前記第２インバータゲートの出力にて、前記基
準電圧と前記アナログ電圧との大小関係を判定するよう
にしたチョッパ型コンパレータに係り、特に、クロック
信号の数の増加等で制御が複雑にならないようにしなが
ら、又、消費電力の増加を抑えながら、動作速度を向上
することができるチョッパ型コンパレータに関する。

【０００２】

【従来の技術】Ａ／ＤコンバータやＤ／Ａコンバータ
は、計測装置、例えばデジタルボルトメータやプログラ
ム電源等、工業用分野では古くから用いられている。
又、近年、Ａ／Ｄコンバータ等は、コンパクトディスク
プレーヤ等の民生用や、デジタル回線に電話を接続する
ためのコーデック等の特殊分野等にも用いられるように
なっている。又、高速動作が可能なＡ／Ｄコンバータと
して、フラッシュ型Ａ／Ｄコンバータが知られている。
又、このようなフラッシュ型Ａ／Ｄコンバータの１つ
に、２ステップフラッシュ型Ａ／Ｄコンバータがある。
該２ステップフラッシュ型Ａ／Ｄコンバータ等、近年の
フラッシュ型Ａ／Ｄコンバータでは、一般にチョッパ型
コンパレータが広く用いられている。

【０００３】このチョッパ型コンパレータは、例えばＣ
ＭＯＳ（complementary metal oxide semiconductor ）
インバータゲートの入力に直立接続されたコンデンサ
（以降、ホールドコンデンサと呼ぶ）へと、まず、基準
電圧ＶＲを入力し、この際、該ＣＭＯＳインバータゲー
トのその入力と出力とを短絡させることにより、該基準
電圧ＶＲに対応する電荷Ｑを該ホールドコンデンサへと
蓄える。この後、前記基準電圧ＶＲが入力されていた前
記ホールドコンデンサを、今度はアナログ信号電圧ＶＩ
へと接続する。このとき、前記ＣＭＯＳインバータゲー
トからは、前記基準電圧ＶＲと前記アナログ信号電圧Ｖ
Ｉとの差の値の正負に従った比較結果信号ＣＰが出力さ
れる。

【０００４】あるいは、これら基準電圧ＶＲとアナログ
信号電圧ＶＩとの入力順序は逆であってもよい。即ち、
まず、前記アナログ信号電圧ＶＩを入力し、この際、前
記ＣＭＯＳインバータのその入力と出力とを短絡させる
ことにより、前記アナログ信号電圧ＶＩに対応する電荷
Ｑを前記ホールドコンデンサへと蓄える。この後、前記
アナログ信号電圧ＶＩが入力されていた前記ホールドコ
ンデンサを、今度は前記基準電圧ＶＲへと接続する。こ
の時、前記ＣＭＯＳインバータゲートからは、前記アナ
ログ信号電圧ＶＩと前記基準電圧ＶＲとの差の値の正負
に従った比較結果信号ＣＰが出力される。なお、このよ
うにこれらアナログ信号電圧ＶＩと基準電圧ＶＲとの入
力順序を逆としてもよいが、当然ながら、このように逆
とすることで前記比較結果信号ＣＰによる大小判定結果
も反対となる。

【０００５】このようなチョッパ型コンパレータにあっ
て、その動作速度は、用いるインバータゲートの遅延時
間（動作時間）及び電圧利得に依存する。

【０００６】しかしながら、例えば前述の如く前記チョ
ッパ型コンパレータに用いる前記インバータゲートとし
て例えばＣＭＯＳインバータゲートを用いる際に、当該
ＣＭＯＳインバータゲート自体の遅延時間を短縮し、高
速化を図ろうとし、これに用いられるＭＯＳ（metal ox
ide semiconductor ）トランジスタのチャネル長を小と
した場合、そのＣＭＯＳインバータゲートの電圧利得が
低下してしまう。又逆に、該ＣＭＯＳインバータゲート
のその電圧利得を向上させようとし、これに用いるＭＯ
Ｓトランジスタのチャネル長Ｌを大とした場合には、そ
のＣＭＯＳインバータゲートの遅延時間が増大してしま
う。

【０００７】このような点に鑑み、特開昭６３−３６６
１０では、チョッパ型コンパレータにあって、その遅延
時間短縮とその電圧利得向上とを両立することで、その
比較動作速度を向上するという技術が開示されている。

【０００８】まず、該特開昭６３−３６６１０では、２
つのインバータゲートを直列に用いた前記チョッパ型コ
ンパレータにあって、前段の第１インバータゲートの入
力と後段の第２インバータゲートの出力との間を結合容
量を介して接続することで、正帰還回路を構成するよう
にしている。このような正帰還回路によって、例えば個
々のインバータゲートの遅延時間を低下させてしまうこ
となく、全体的な電圧利得を向上するようにしているも
のである。

【０００９】又、該特開昭６３−３６６１０において後
に追加された実施例にあっては、このような正帰還回
路、即ち、前記第１インバータゲートの入力と前記第２
インバータゲートの出力とを結ぶ正帰還回路を、特別な
タイミングにて動作する帰還スイッチにて構成するよう
にしている。この実施例にあっても、正帰還回路を構成
することによって、個々のインバータゲートの遅延時間
の延長を抑えながら、全体的な電圧利得を向上し、これ
によってその比較動作速度を向上するようにしている。

【００１０】

【発明が達成しようとする課題】しかしながら、前記特
開昭６３−３６６１０にあって、前述の如く、前記第１
インバータゲートの入力と、前記第２インバータゲート
の出力とを所定の結合容量にて接続し、正帰還回路を構
成した場合、該第１インバータゲートの入力の容量が増
大してしまう。これによって、まず、該第１インバータ
ゲートの動作速度が低下してしまう。一方、前記第２イ
ンバータゲートの出力に関しては、容量負荷が増大して
しまい、該第２インバータゲートの動作速度が低下して
しまう。従って、このように正帰還回路を構成したとし
ても、用いるインバータゲートの特性、例えば前記第２
インバータゲートの出力駆動能力の大きさ等によって
は、全体的な比較動作速度の向上はごく小さくなってし
まったり、かえって低下してしまう恐れもある。

【００１１】又、該特開昭６３−３６６１０にあって、
前記第１インバータゲートの入力と、前記第２インバー
タゲートの出力とを所定の帰還スイッチにて接続するこ
とで前述のような正帰還回路を構成するようにした場合
にあっても、このような帰還スイッチを設けることで、
前記第１インバータゲートの入力容量が増大してしまっ
たり、前記第２インバータゲータの出力の負荷容量が増
大してしまうという問題がある。この場合、全体的な比
較動作速度が低下してしまう。

【００１２】又、このように帰還スイッチを用いる場
合、従来からあった一般的な前記チョッパ型コンパレー
タにおける、ホールドコンデンサへと電荷を蓄える「リ
セット動作」、及び、入力される前記アナログ信号電圧
ＶＩと前記基準電圧ＶＲとの比較を行う「比較動作」に
加え、更に前記帰還スイッチをオンとする「帰還動作」
を行わなければならない。このような３段階の動作を行
うために、前記特開昭６３−３６６１０では、従来から
の前記リセット動作を制御するクロック信号と、同じく
従来からの前記比較動作を制御するクロック信号とに加
え、前述のような新たな帰還動作を制御する専用のクロ
ック信号を必要としてしまっていた。このため、クロッ
ク信号の数の増加等で制御が複雑になってしまうという
問題があった。

【００１３】特に、前記帰還動作にあっては、該動作が
前記リセット動作と重複してしまわないように厳密に制
御する必要があり、又、該動作が前記比較動作と重複し
てしまわないように厳密に制御しなければならなかっ
た。

【００１４】該帰還動作が前記リセット動作と一部でも
重複してしまうと、例えば前記第１インバータゲートの
特性と前記第２インバータゲートとの相互の特性の格
差、又これらそれぞれをリセットするリセットスイッチ
相互の特性の格差等によっては、該リセット動作におけ
る前記ホールドコンデンサへの電荷の充電が不安定にな
ってしまうという問題を生じてしまう。

【００１５】又、該帰還動作が前記比較動作と一部でも
重複してしまうと、前記第２インバータゲートの出力の
変動量が、前記第１インバータゲートの入力へ影響を与
えてしまい、正確な比較動作を行えなくなってしまう。

【００１６】このように前記帰還動作と前記リセット動
作との重複及び前記帰還動作と前記比較動作との重複を
防止することに加え、更に、従来から行われているよう
に、当然ながら前記リセット動作と前記比較動作との重
複を防ぐようにしなければならない。該リセット動作と
該比較動作とが一部でも重複してしまうと、前記アナロ
グ信号電圧ＶＩと前記基準電圧ＶＲとが短絡されてしま
い、該リセット動作でその前記ホールドコンデンサへ正
確な電荷の充電がなされなくなってしまうため、その比
較結果の精度が低下してしまうという問題がある。

【００１７】本発明は、前記従来の問題点を解決するべ
くなされたもので、クロック信号の数の増加等で制御が
複雑にならないようにしながら、又、消費電力の増加を
抑えながら、比較動作速度を向上することができるチョ
ッパ型コンパレータを提供することを目的とする。

【００１８】

【課題を達成するための手段】なお、本発明の説明にお
いては、ＰチャネルＭＯＳトランジスタが正孔（ホー
ル）の移動によって動作するという観点から、Ｐチャネ
ルＭＯＳトランジスタのソースとドレインの呼称につい
ては、最高電位側をソースとし、最低電位側をドレイン
と称するものとする。一方、ＮチャネルＭＯＳトランジ
スタについては、その動作が主として電子の移動による
ものであるという観点から、その最低電位側をソースと
称し、その最高電位側をドレインと称する。

【００１９】本発明は、第１インバータゲートの出力と
第２インバータゲートの入力との間を第２コンデンサで
直列接続しておき、基準電圧及び該基準電圧と比較され
るアナログ入力電圧を、前記第１インバータゲートの入
力に対して直列接続される第１コンデンサを経て前記第
１インバータゲートへと交互に入力するようにし、又、
この交互入力の際、一方の入力時に前記第１インバータ
ゲートの入力と出力との短絡リセット及び前記第２イン
バータゲートの入力と出力との短絡リセットを行い、他
方の入力時の前記第２インバータゲートの出力にて、前
記基準電圧と前記アナログ電圧との大小関係を判定する
ようにしたチョッパ型コンパレータにおいて、その論理
閾値をシフトさせることができる前記第１インバータゲ
ートと、その論理閾値をシフトさせることができる前記
第２インバータゲートと、前記第２インバータゲートの
Ｌ状態の出力時に比べて、そのＨ状態の出力時には、前
記第１インバータゲートの論理閾値を下降シフトさせる
第１論理閾値シフト回路と、前記第１インバータゲート
のＬ状態の出力時に比べて、そのＨ状態の出力時には、
前記第２インバータゲートの論理閾値を下降シフトさせ
る第２論理閾値シフト回路とを備えたことにより、前記
課題を達成したものである（請求項１対応）。

【００２０】又、前記チョッパ型コンパレータにおい
て、前記第１インバータゲートが、ＰチャネルＭＯＳト
ランジスタＭ１及びＭ５又ＮチャネルＭＯＳトランジス
タＭ２及びＭ６を有し、それぞれのソース及びドレイン
について、電源ＶＤＤ側からグランドＧＮＤ側へ、前記
ＰチャネルＭＯＳトランジスシタＭ５、Ｍ１、前記Ｎチ
ャネルＭＯＳトランジスタＭ２、Ｍ６の順に直列接続さ
れており、前記ＰチャネルＭＯＳトランジスタＭ１のゲ
ートと前記ＮチャネルＭＯＳトランジスタＭ２のゲート
とが当該第１インバータゲートの入力とされ、前記Ｐチ
ャネルＭＯＳトランジスタＭ１のドレインと前記Ｎチャ
ネルＭＯＳトランジスタＭ２のドレインとの接続点が当
該第１インバータゲートの出力とされ、前記Ｐチャネル
ＭＯＳトランジスタＭ５のゲートと前記ＮチャネルＭＯ
ＳトランジスタＭ６のゲートとが当該第１インバータゲ
ートの論理閾値シフト入力とされているものであり、前
記第２インバータゲートが、ＰチャネルＭＯＳトランジ
スタＭ３及びＭ７又ＮチャネルＭＯＳトランジスタＭ４
及びＭ８を有し、それぞれのソース及びドレインについ
て、電源ＶＤＤ側からグランドＧＮＤ側へ、前記Ｐチャ
ネルＭＯＳトランジスシタＭ７、Ｍ３、前記Ｎチャネル
ＭＯＳトランジスタＭ４、Ｍ８の順に直列接続されてお
り、前記ＰチャネルＭＯＳトランジスタＭ３のゲートと
前記ＮチャネルＭＯＳトランジスタＭ４のゲートとが当
該第２インバータゲートの入力とされ、前記Ｐチャネル
ＭＯＳトランジスタＭ３のドレインと前記ＮチャネルＭ
ＯＳトランジスタＭ４のドレインとの接続点が当該第２
インバータゲートの出力とされ、前記ＰチャネルＭＯＳ
トランジスタＭ７のゲートと前記ＮチャネルＭＯＳトラ
ンジスタＭ８のゲートとが当該第２インバータゲートの
論理閾値シフト入力とされているものであり、前記基準
電圧と前記アナログ電圧との大小関係の判定時にオンと
なる第１閾値シフトスイッチを有し、該第１閾値シフト
スイッチにて、前記第１インバータゲートの前記論理閾
値シフト入力と、前記第２インバータゲートの出力とが
接続されており、前記第１閾値シフトスイッチ及び該第
１閾値シフトスイッチでの接続にて、前記第１論理閾値
シフト回路が構成され、前記基準電圧と前記アナログ電
圧との大小関係の判定時にオンとなる第２閾値シフトス
イッチを有し、該第２閾値シフトスイッチにて、前記第
２インバータゲートの前記論理閾値シフト入力と、前記
第１インバータゲートの出力とが接続されており、前記
第２閾値シフトスイッチ及び該第２閾値シフトスイッチ
での接続にて、前記第２論理閾値シフト回路が構成され
ていることにより、より簡潔な回路にて、前記課題を達
成したものである（請求項２対応）。

【００２１】更に、前記チョッパ型コンパレータにおい
て、前記ＰチャネルＭＯＳトランジスタＭ５及びＭ７を
省略するか、あるいは、前記ＮチャネルＭＯＳトランジ
スタＭ６及びＭ８を省略したことにより、更に簡潔な回
路にて、前記課題を達成したものである（請求項３対
応）。

【００２２】

【作用】インバータゲートにあって、入力がＨ状態であ
ると判定されるとＬ状態が出力され、一方、Ｌ状態が入
力されていると判定されるとＨ状態が出力される。この
ような入力される論理状態の判定は、所定の論理閾値を
基準とし、入力される電圧と該論理閾値との大小関係を
比較することによりなされる。

【００２３】又、このようなインバータゲートにおける
入力信号の立上がりに際しては、該論理閾値を低くシフ
ト（以降、下降シフトと称する）すると、Ｈ状態が入力
されたとの判定が速かになされる。一方、このようなイ
ンバータゲートの入力が立下がる際、該論理閾値を引上
げるようにシフト（以降、上昇シフトと称する）する
と、入力がＬ状態となったことの判定をより早く行うこ
とができる。

【００２４】本発明においては、このような点に鑑み、
そのチョッパ型コンパレータで直列接続して用いる２つ
のインバータゲートを、それぞれその論理閾値をシフト
させることができるものとしている。又、このようなイ
ンバータゲートを、信号の入力側から順に第１インバー
タゲート、第２インバータゲートとするようにしてい
る。

【００２５】更に、前記第２インバータゲートのＬ状態
の出力時に比べて、そのＨ状態の出力時には、前記第１
インバータゲートの論理閾値を下降シフトさせるように
している。即ち、前記第２インバータゲートの出力の上
昇（立上がり）時には、前記第１インバータゲートの論
理閾値が下降するものとなる。又、前記第２インバータ
ゲートの出力の下降時には、前記第１インバータゲート
の論理閾値は上昇されるものである。

【００２６】更に、前記第１インバータゲートのＬ状態
の出力時に比べて、そのＨ状態の出力時には、前記第２
インバータゲートの論理閾値を下降シフトさせるように
している。即ち、前記第１インバータゲートの出力の上
昇（立上がり）時には、前記第２インバータゲートの論
理閾値が下降する。又、前記第１インバータゲートの出
力の下降（立下がり）時には、前記第２インバータゲー
トの論理閾値が上昇するものとなる。

【００２７】このように、本発明においては、前記第２
インバータゲートの出力に応じ前記第１インバータゲー
トの論理閾値をシフトさせる一方、前記第１インバータ
ゲートの出力に応じて前記第２インバータゲートの論理
閾値をシフトさせることで、前記リセット後の前記比較
動作時における、前記第１インバータゲートの動作や前
記第２インバータゲートの動作の速度を向上することが
できるようになっている。これによって、そのチョッパ
型コンパレータ全体としての比較動作速度を向上するこ
とができている。

【００２８】又、本発明においては、前記比較動作時に
前記第１インバータゲートのその論理閾値をシフトさ
せ、又前記第２インバータゲートのその論理閾値をシフ
トさせるようにしているものの、これによってこれら第
１インバータゲート又第２インバータゲートの入力に接
続される容量は増加しないため、これによる動作速度の
低下という問題もない。

【００２９】更に、本発明における前述のような論理閾
値のシフトは、従来から行われている比較動作と共に、
並行して行うことが可能である。従って、従来から行わ
れている比較動作を制御するクロック信号を用いなが
ら、このような論理閾値のシフトをも行うことが可能で
ある。従って、このような論理閾値のシフトを行うよう
にしたとしても、その制御に必要とするクロック信号の
数の増加を抑えることが可能であり、制御が複雑になっ
てしまうことはない。

【００３０】即ち、例えば前記リセット動作を制御する
１つのクロック信号と、前記比較動作を制御する別のク
ロック信号との、最低限２つのクロック信号だけで制御
することも可能である。比較して、前記特開昭６３−３
６６１０では、３相のクロック信号を必要としてしまっ
ていた。

【００３１】又、このように本発明において動作速度を
向上することで、その比較動作時には、前記第１インバ
ータゲートの出力をＨ状態又はＬ状態のいずれか一方へ
と速かに固定することができる。又、前記第２インバー
タゲートについても、その出力をＨ状態又はＬ状態のい
ずれか一方に速かに固定することができる。このため、
これら第１インバータゲート又第２インバータゲートの
出力電圧が、Ｈ状態とＬ状態との間の中途状態となって
しまう、立下がりや立上がりの過渡的な期間を短縮する
ことができる。これによって、このような中途状態によ
る、電源からグランドへの、いわゆる貫通電流を低減す
ることができる。

【００３２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３３】図１は、本発明が適用された第１実施例の
チョッパ型コンパレータの回路図である。

【００３４】この図１においては、入力される前記アナ
ログ信号圧ＶＩと前記基準電圧ＶＲとの大小関係を比較
する、チョッパ型コンパレータが示されるものである。

【００３５】以下の説明においては、前記基準電圧ＶＲ
を入力しながら前記リセット動作を行った後、前記アナ
ログ信号電圧ＶＩを入力しながら、これらアナログ信号
電圧ＶＩと基準電圧ＶＲとの大小関係を比較する前記比
較動作を行うというものである。この場合、前記アナロ
グ信号電圧ＶＩの方が大であれば前記比較結果信号ＣＰ
はＬ状態となり、前記基準電圧ＶＲの方が大であれば前
記比較結果信号ＣＰはＨ状態となる。

【００３６】なお、本第１実施例、又後述する第２実施
例及び第３実施例においても、前記アナログ信号電圧Ｖ
Ｉを入力しながら前記リセット動作を行い、前記基準電
圧ＶＲを入力しながら前記比較動作を行うようにしても
よい。このようにした場合には、前記アナログ信号電圧
ＶＩが大であれば前記比較結果信号ＣＰはＨ状態であ
り、前記基準電圧ＶＲが大であれば前記比較結果信号Ｃ
ＰはＬ状態となるものである。

【００３７】この図１において、まず、第１インバータ
ゲートはＰチャネルＭＯＳトランジスタＭ１及びＭ５
と、ＮチャネルＭＯＳトランジスタＭ２及びＭ６とによ
り構成されている。又、該第１インバータゲートにおい
ては、前記ＰチャネルＭＯＳトランジスタＭ１及びＭ
５、又、前記ＮチャネルＭＯＳトランジスタＭ２及びＭ
６にあって、それぞれのソース及びドレインについて、
電源ＶＤＤ側からグランドＧＮＤ側へと、前記Ｐチャネ
ルＭＯＳトランジスタＭ５、Ｍ１、前記ＮチャネルＭＯ
ＳトランジスタＭ２、Ｍ６の順に直列接続されている。

【００３８】該第１インバータゲートにおいて、特に、
前記ＰチャネルＭＯＳトランジスタＭ１及び前記Ｎチャ
ネルＭＯＳトランジスタＭ２は、主としてインバータゲ
ートにおける反転増幅器としての機能を実現するために
用いられている。前記ＰチャネルＭＯＳトランジスタＭ
１のゲートと前記ＮチャネルＭＯＳトランジスタＭ２の
ゲートとは、当該第１インバータゲートの反転増幅器と
しての入力となっている。又、前記ＰチャネルＭＯＳト
ランジスタＭ１のドレインと前記ＮチャネルＭＯＳトラ
ンジスタＭ２のドレインとが接続され、この接続点が、
当該第１インバータゲートの出力とされ、又前記第２コ
ンデンサＣ２へと接続されている。

【００３９】又、前記ＰチャネルＭＯＳトランジスタＭ
５及び前記ＮチャネルＭＯＳトランジスタＭ６は、特
に、該第１インバータゲートにおけるその論理閾値をシ
フトさせる機能を実現するために用いられている。特
に、前記ＰチャネルＭＯＳトランジスタＭ５のゲートと
前記ＮチャネルＭＯＳトランジスタＭ６のゲートとは、
第１インバータゲートにおける本発明が適用された論理
閾値シフト入力とされている。該論理閾値シフト入力へ
と入力される電圧が上昇されると、該第１インバータゲ
ートの論理閾値も上昇される。一方、該論理閾値シフト
入力へ入力される電圧が下降されると、該第１インバー
タゲートの論理閾値も下降される。

【００４０】一方、前記第２インバータゲートについて
は、ＰチャネルＭＯＳトランジスタＭ３及びＭ７と、Ｎ
チャネルＭＯＳトランジスタＭ４及びＭ８によって構成
されている。又、該第２インバータゲートについては、
前記ＰチャネルＭＯＳトランジスタＭ２及びＭ７又前記
ＮチャネルＭＯＳトランジスタＭ４及びＭ８にあって、
それぞれのソース及びドレインについて、電源ＶＤＤ側
からグランドＧＮＤ側へと直列接続されている。

【００４１】該第２インバータゲートにあっては、特
に、前記ＰチャネルＭＯＳトランジスタＭ３及び前記Ｎ
チャネルＭＯＳトランジスタＭ４は、当該第１インバー
タゲートにおける反転増幅器としての機能を実現するた
めに用いられている。前記ＰチャネルＭＯＳトランジス
タＭ３のゲートと前記ＮチャネルＭＯＳトランジスタＭ
４のゲートとは、当該第２インバータゲートの反転増幅
器としての入力となっている。又、前記ＰチャネルＭＯ
ＳトランジスタＭ３のドレインと前記ＮチャネルＭＯＳ
トランジスタＭ４のドレインとが接続され、この接続点
が当該第２インバータゲートの出力とされ、又前記イン
バータゲートＧの入力へ接続されている。

【００４２】又、前記ＰチャネルＭＯＳトランジスタＭ
７及び前記ＮチャネルＭＯＳトランジスタＭ８について
は、該第２インバータゲートにおけるその論理閾値をシ
フトさせる機能を実現するために用いられている。特
に、前記ＰチャネルＭＯＳトランジスタＭ７のゲートと
前記ＮチャネルＭＯＳトランジスタＭ８のゲートとは、
該第２インバータゲートにおける本発明が適用された論
理閾値シフト入力とされている。該論理閾値シフト入力
へと入力される電圧が上昇されると、該第２インバータ
ゲートの論理閾値は上昇される。又、該論理閾値シフト
入力へ入力される電圧が下降されると、該第２インバー
タゲートの論理閾値も下降される。

【００４３】又、これら第１インバータゲート及び第２
インバータゲートは、第１コンデンサＣ１及び第２コン
デンサＣ２と共に直列接続されている。これら第１コン
デンサＣ１及び第２コンデンサＣ２は、チョッパ型コン
パレータに通常用いられるホールドコンデンサとなって
いる。

【００４４】更に、当該チョッパ型コンパレータの入力
側にあっては、前記アナログ信号電圧ＶＩの入力側にア
ナログ入力スイッチＳＷＩが設けられている。一方、前
記基準電圧ＶＲの入力側には、基準電圧スイッチＳＷＲ
が設けられている。又、当該チョッパ型コンパレータの
出力側には、出力バッファとして用いられるインバータ
ゲートＧが接続されている。

【００４５】更に、このような構成の前記第１インバー
タゲートにあって、その入力とその出力との間にリセッ
トスイッチＳＷ１Ａが接続され、その入力とその前記論
理閾値シフト入力との間にリセットスイッチＳＷ１Ｂが
接続されている。又、前記第２インバータゲートについ
ては、その入力とその出力とはリセットスイッチＳＷ２
Ａで接続され、その入力とその前記論理閾値シフト入力
とはリセットスイッチＳＷ２Ｂで接続されている。

【００４６】更に、このような前記第１インバータゲー
トと前記第２インバータゲートとは、第１閾値シフトス
イッチＳＷＳ１と第２閾値シフトスイッチＳＷＳ２とに
よって、相互に接続されている。具体的には、前記第１
インバータゲートの前記論理閾値シフト入力と前記第２
インバータゲートの出力とが、前記第１閾値シフトスイ
ッチＳＷＳ１にて接続されている。又、前記第２インバ
ータゲートの前記論理閾値シフト入力と、前記第１イン
バータゲートの出力とが、前記第２閾値シフトスイッチ
ＳＷＳ２にて接続されている。

【００４７】本第１実施例における、前記アナログ入力
スイッチＳＷＩ、前記基準電圧スイッチＳＷＲ、前記リ
セットスイッチＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ２
Ｂ、前記第１閾値シフトスイッチＳＷＳ１及び前記第２
閾値シフトスイッチＳＷＳ２の動作は次のとおりであ
る。

【００４８】まず、前記リセット動作時にあっては、ま
ず、前記リセットスイッチＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２
Ａ及びＳＷ２Ｂが、共にオンとなる。なお、このような
前記リセット動作を制御するクロック信号をΦs として
もよい。即ち、前記クロック動作を行う期間にあって
は、該クロック信号Φs がＨ状態となる。又該リセット
動作を行わない期間にあっては、該クロック信号Φs は
Ｌ状態とする。

【００４９】一方、前記比較動作にあっては、前記第１
閾値シフトスイッチＳＷＳ１及び前記第２閾値シフトス
イッチＳＷＳ２がいずれもオンとなる。なお、このよう
な前記比較動作を制御するクロック信号を、クロック信
号Φb とする。該クロック信号Φb は、該比較動作を行
う期間にＨ状態となる。又、該比較動作以外の期間にあ
ってはＬ状態となる。なお、前記クロック信号Φs のＨ
状態の期間と、前記クロック信号Φb のＨ状態との期間
とは重複しないようにされている。

【００５０】又、前記アナログ入力スイッチＳＷＩ及び
前記基準電圧スイッチＳＷＲについては、本実施例で
は、前記クロック信号Φs に従って前記リセット動作時
に前記基準電圧スイッチＳＷＲがオンとなり、前記クロ
ック信号Φb に従って前記比較動作時に前記アナログ入
力スイッチＳＷＩがオンとなるものとしている。

【００５１】これは、前述の如く、前記基準電圧スイッ
チＳＷＲを入力しながら前記リセット動作を行い、前記
アナログ信号電圧ＶＩを入力しながら前記比較動作を行
うことが前提となっているためである。従って、信号の
入力順を逆として、前記リセット動作時に前記アナログ
信号電圧ＶＩを入力するようにし、前記比較動作時に前
記基準電圧ＶＲを入力するようにした場合には、前記リ
セット動作時に前記アナログ入力スイッチＳＷＩをオン
とし、前記比較動作時に前記基準電圧スイッチＳＷＲが
オンとされる。

【００５２】図２は、本第１実施例における前記リセッ
ト動作を示す回路図である。

【００５３】前述の如く、前記リセット動作時に、前記
リセットスイッチＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ
２Ｂ及び前記基準電圧スイッチＳＷＲがいずれもオンと
なると、結果的に、この図２に示されるような接続とな
る。

【００５４】これによって、前記第１インバータゲート
のその入力とその出力とが短絡される。又、この短絡状
態における当該第１インバータゲートの論理閾値をＶt
とする。この時、図３のグラフに示すとおり、該第１イ
ンバータゲートの出力する電圧ＶＡ１は前記論理閾値Ｖ
t と等しくなる。

【００５５】又、前記第２インバータゲートのその入力
とその出力とも短絡されるこのときの該第２インバータ
ゲートの論理閾値をＶt とする。すると、図４に示す如
く、このときの該第２インバータゲートの出力の電圧Ｖ
Ａ２は該論理閾値Ｖt と等しくなる。

【００５６】又、このようなリセット動作時にあって
は、前記基準電圧ＶＲに対応する電荷Ｑが前記第１コン
デンサＣ１及び前記第２コンデンサＣ２へと蓄積され
る。

【００５７】図５は、本第１実施例における比較動作を
示す回路図である。

【００５８】前述の如く、比較動作として前記アナログ
入力スイッチＳＷＩ、前記第１閾値シフトスイッチＳＷ
Ｓ１及び前記第２閾値シフトスイッチＳＷＳ２がいずれ
もオンとなると、結果としてその接続はこの図５に示さ
れるようになる。又、この図５では、このとき前記基準
電圧ＶＲに比べ、前記アナログ信号電圧ＶＩの方が大の
ときが示されている。

【００５９】このように前記アナログ信号電圧ＶＩの方
が大のときには、前記第１コンデンサＣ１の電位及び前
記第１インバータゲートの入力電位が上昇する。又、図
６のグラフに示す如く、これに伴なって該第１インバー
タゲートの出力する電圧は、電圧ＶＡ１から電圧ＶＢ１
へと下降する。

【００６０】これに伴なって、前記第２コンデンサＣ２
の電位又前記第２インバータゲートの入力電位は下降す
る。この結果、図７の示される如く、該第２インバータ
ゲートの出力する電位は、電圧ＶＡ２から電圧ＶＢ２へ
と上昇する。

【００６１】このように該第２インバータゲートの出力
電位が上昇すると、前記第１インバータゲートの前記論
理閾値シフト入力へ入力される電位も上昇する。これに
伴なって、前記図６に示した前記論理閾値Ｖt は上昇す
る。

【００６２】このような該論理閾値Ｖt の上昇に伴なっ
て、当該第１インバータゲートにおける入力電圧Ｖinと
出力電圧Ｖout との関係は、この図６の実線ＬＡ１から
破線ＬＢ１へと変化する。これに伴なって、同一の入力
電圧Ｖinであったとしても、当該第１インバータゲート
から出力される電圧は、ＶＢ１からＶＣ１へと下降す
る。これは、あたかも該１インバータゲートの電圧利得
が上昇されたのと同等の効果と言うことができる。

【００６３】一方、前記第１インバータゲートの出力が
接続されている前記第２インバータゲートの前記論理閾
値シフト入力については、これに入力される電位は下降
する。これに伴なって、前記図７に示した前記論理閾値
Ｖt は下降する。

【００６４】このように該論理閾値Ｖt が下降すると、
該第２インバータゲートにおけるその入力電圧Ｖinとそ
の出力電圧Ｖout との関係は、この図７の実線ＬＡ２か
ら破線ＬＢ２へと変化する。

【００６５】これに伴なって、当該第２インバータゲー
トが出力する電圧は、同一の入力電圧Ｖinであったとし
ても、ＶＢ２からＶＣ２へと変化する。このような変化
は、あたかも当該第２インバータゲートの電圧利得が上
昇したのと同等の効果と言うことができる。

【００６６】なお、前記図５〜前記図７を用いた以上の
説明においては、前記基準電圧ＶＲに対して、前記アナ
ログ信号電圧ＶＩが大の場合である。

【００６７】しかしながら、これとは逆に、前記基準電
圧ＶＲに比べて前記アナログ信号電圧ＶＩが小の場合で
あったとしても、前記第２インバータゲートの出力によ
って前記第１インバータゲートの論理閾値が下降され、
前記第１インバータゲートの出力にて前記第２インバー
タゲートの前記論理閾値が上昇され、同様の効果を得る
ことができる。即ち、前記第１インバータゲートの電圧
利得上昇と同等の効果と、前記第２インバータゲートの
電圧利得上昇と同等の効果を得ることができる。

【００６８】このように、本実施例によれば、前記第１
インバータゲート及び前記第２インバータゲートの電圧
利得を効果的に上昇することができ、結果としてその比
較動作速度を向上することができる。

【００６９】図８は、本発明が適用された第２実施例の
チョッパ型コンパレータの回路図である。

【００７０】この図８に示される如く、本第２実施例に
ついては、前記第１実施例において前記第１インバータ
ゲートのその論理閾値をシフトさせるために用いられ
る、前記図１に示される前記ＰチャネルＭＯＳトランジ
スタＭ５が省略されている。又、前記第２インバータゲ
ートのその論理閾値をシフトさせるために用いられてい
る、前記図１に示される前記ＰチャネルＭＯＳトランジ
スタＭ７が省略されている。

【００７１】図９は、本第２実施例におけるリセット動
作を示す回路図である。又、図１０は、本第２実施例に
おける比較動作を示す回路図である。

【００７２】本第２実施例において用いるそれぞれのＭ
ＯＳトランジスタをいずれも前記第１実施例に用いたも
のと同等とした場合、本第２実施例の方が論理閾値のシ
フト量は少なくなる傾向がある。即ち、前記第１インバ
ータゲートや前記第２インバータゲートのその論理閾値
シフト入力の電圧が同一電圧幅だけ変化したとしても、
変化する論理閾値のシフト量は少なくなる。

【００７３】しかしながら、本第２実施例についても、
これら図９及び図１０に示される如く、同様の傾向の動
作がなされ、前記第１実施例と類似した効果を得ること
ができ、比較動作速度の向上を図ることができる。

【００７４】図１１は、本発明が適用された第３実施例
のチョッパ型コンパレータの回路図である。

【００７５】この図１１に示す如く、本第３実施例につ
いては、前記図１に示した前記第１実施例に用いられる
前記ＮチャネルＭＯＳトランジスタＭ６及びＭ８を省略
したものである。即ち、前記第１インバータゲートのそ
の論理閾値をシフトさせるために用いられる前記Ｎチャ
ネルＭＯＳトランジスタＭ６と、前記第２インバータゲ
ートのその論理閾値をシフトさせるために用いられる前
記ＮチャネルＭＯＳトランジスタＭ８を省略したもので
ある。

【００７６】これに伴なって、本第３実施例について
は、前記第１実施例に比べて論理閾値のシフト量が小さ
くなっている。即ち、前記第１インバータゲート又前記
第２インバータゲートについて、それぞれの前記論理閾
値シフト入力へ入力される電圧の変化量に対するそれぞ
れの前記論理閾値の変化量は、本第３実施例については
前記第１実施例より少なくなる傾向がある。

【００７７】しかしながら、本第３実施例についても、
前記第１実施例と同傾向の効果を得ることができ、その
比較動作速度を向上することができるものである。

【００７８】

【発明の効果】以上説明したとおり、本発明によれば、
クロック信号の数の増加等で制御が複雑にならないよう
にしながら、又、消費電力の増加を抑えながら、比較動
作速度を向上することができるという優れた効果を得る
ことができる。

【図面の簡単な説明】

【図１】本発明が適用された第１実施例のチョッパ型コ
ンパレータの回路図

【図２】前記第１実施例におけるリセット動作を示す回
路図

【図３】前記第１実施例の第１インバータゲートのリセ
ット動作時の出力電圧を示すグラフ

【図４】前記第１実施例の第２インバータゲートのリセ
ット動作時の出力電圧を示すグラフ

【図５】前記第１実施例における比較動作を示す回路図

【図６】前記第１実施例の第１インバータゲートの比較
動作時の出力電圧を示すグラフ

【図７】前記第１実施例の第２インバータゲートの比較
動作時の出力電圧を示すグラフ

【図８】本発明が適用された第２実施例のチョッパ型コ
ンパレータの回路図

【図９】前記第２実施例のリセット動作を示す回路図

【図１０】前記第２実施例の比較動作を示す回路図

【図１１】本発明が適用された第３実施例のチョッパ型
コンパレータの回路図

【符号の説明】

ＣＰ…比較結果信号 Ｃ１…ホールドコンデンサ（第１コンデンサ） Ｃ２…ホールドコンデンサ（第２コンデンサ） Ｇ…インバータゲート（出力バッファ） Ｍ１、Ｍ３、Ｍ５、Ｍ７…ＰチャネルＭＯＳトランジス
タ Ｍ２、Ｍ４、Ｍ６、Ｍ８…ＮチャネルＭＯＳトランジス
タ ＳＷＩ…アナログ入力スイッチ ＳＷＲ…基準電圧スイッチ ＳＷＳ１…第１閾値シフトスイッチ ＳＷＳ２…第２閾値シフトスイッチ ＳＷ１Ａ、ＳＷ１Ｂ、ＳＷ２Ａ、ＳＷ２Ｂ…リセットス
イッチ ＶＩ…アナログ信号電圧 ＶＲ…基準電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１インバータゲートの出力と第２インバ
   ータゲートの入力との間を第２コンデンサで直列接続し
   ておき、基準電圧及び該基準電圧と比較されるアナログ
   入力電圧を、前記第１インバータゲートの入力に対して
   直列接続される第１コンデンサを経て前記第１インバー
   タゲートへと交互に入力するようにし、又、この交互入
   力の際、一方の入力時に前記第１インバータゲートの入
   力と出力との短絡リセット及び前記第２インバータゲー
   トの入力と出力との短絡リセットを行い、他方の入力時
   の前記第２インバータゲートの出力にて、前記基準電圧
   と前記アナログ電圧との大小関係を判定するようにした
   チョッパ型コンパレータにおいて、 その論理閾値をシフトさせることができる前記第１イン
   バータゲートと、 その論理閾値をシフトさせることができる前記第２イン
   バータゲートと、 前記第２インバータゲートのＬ状態の出力時に比べて、
   そのＨ状態の出力時には、前記第１インバータゲートの
   論理閾値を下降シフトさせる第１論理閾値シフト回路
   と、 前記第１インバータゲートのＬ状態の出力時に比べて、
   そのＨ状態の出力時には、前記第２インバータゲートの
   論理閾値を下降シフトさせる第２論理閾値シフト回路と
   を備えたことを特徴とするチョッパ型コンパレータ。
2. 【請求項２】請求項１において、 前記第１インバータゲートが、ＰチャネルＭＯＳトラン
   ジスタＭ１及びＭ５又ＮチャネルＭＯＳトランジスタＭ
   ２及びＭ６を有し、それぞれのソース及びドレインにつ
   いて、電源ＶＤＤ側からグランドＧＮＤ側へ、前記Ｐチ
   ャネルＭＯＳトランジスシタＭ５、Ｍ１、前記Ｎチャネ
   ルＭＯＳトランジスタＭ２、Ｍ６の順に直列接続されて
   おり、前記ＰチャネルＭＯＳトランジスタＭ１のゲート
   と前記ＮチャネルＭＯＳトランジスタＭ２のゲートとが
   当該第１インバータゲートの入力とされ、前記Ｐチャネ
   ルＭＯＳトランジスタＭ１のドレインと前記Ｎチャネル
   ＭＯＳトランジスタＭ２のドレインとの接続点が当該第
   １インバータゲートの出力とされ、前記ＰチャネルＭＯ
   ＳトランジスタＭ５のゲートと前記ＮチャネルＭＯＳト
   ランジスタＭ６のゲートとが当該第１インバータゲート
   の論理閾値シフト入力とされているものであり、 前記第２インバータゲートが、ＰチャネルＭＯＳトラン
   ジスタＭ３及びＭ７又ＮチャネルＭＯＳトランジスタＭ
   ４及びＭ８を有し、それぞれのソース及びドレインにつ
   いて、電源ＶＤＤ側からグランドＧＮＤ側へ、前記Ｐチ
   ャネルＭＯＳトランジスシタＭ７、Ｍ３、前記Ｎチャネ
   ルＭＯＳトランジスタＭ４、Ｍ８の順に直列接続されて
   おり、前記ＰチャネルＭＯＳトランジスタＭ３のゲート
   と前記ＮチャネルＭＯＳトランジスタＭ４のゲートとが
   当該第２インバータゲートの入力とされ、前記Ｐチャネ
   ルＭＯＳトランジスタＭ３のドレインと前記Ｎチャネル
   ＭＯＳトランジスタＭ４のドレインとの接続点が当該第
   ２インバータゲートの出力とされ、前記ＰチャネルＭＯ
   ＳトランジスタＭ７のゲートと前記ＮチャネルＭＯＳト
   ランジスタＭ８のゲートとが当該第２インバータゲート
   の論理閾値シフト入力とされているものであり、 前記基準電圧と前記アナログ電圧との大小関係の判定時
   にオンとなる第１閾値シフトスイッチを有し、該第１閾
   値シフトスイッチにて、前記第１インバータゲートの前
   記論理閾値シフト入力と、前記第２インバータゲートの
   出力とが接続されており、 前記第１閾値シフトスイッチ及び該第１閾値シフトスイ
   ッチでの接続にて、前記第１論理閾値シフト回路が構成
   され、 前記基準電圧と前記アナログ電圧との大小関係の判定時
   にオンとなる第２閾値シフトスイッチを有し、該第２閾
   値シフトスイッチにて、前記第２インバータゲートの前
   記論理閾値シフト入力と、前記第１インバータゲートの
   出力とが接続されており、 前記第２閾値シフトスイッチ及び該第２閾値シフトスイ
   ッチでの接続にて、前記第２論理閾値シフト回路が構成
   されていることを特徴とするチョッパ型コンパレータ。
3. 【請求項３】請求項２において、 前記ＰチャネルＭＯＳトランジスタＭ５及びＭ７を省略
   するか、あるいは、前記ＮチャネルＭＯＳトランジスタ
   Ｍ６及びＭ８を省略したことを特徴とするチョッパ型コ
   ンパレータ。