KR980012850A - 반전증폭회로 - Google Patents

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KR980012850A
KR980012850A KR1019970019709A KR19970019709A KR980012850A KR 980012850 A KR980012850 A KR 980012850A KR 1019970019709 A KR1019970019709 A KR 1019970019709A KR 19970019709 A KR19970019709 A KR 19970019709A KR 980012850 A KR980012850 A KR 980012850A
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KR
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cmos inverter
capacitance
resistance
output
circuit
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KR1019970019709A
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코쿠료오 쥬
타카시 토마쯔
카주노리 모토하시
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타카토리 수나오
카부시키가이샤 요잔
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Abstract

본 발명은 회로의 안정성을 저해하는 일없이 발진방지회로에 의한 소비전력을 저감하고, 또 슬립모우드를 실현하는 것을 목적으로 한다.
본 발명에 있어서는 발진방지회로에 직렬로 커래시턴스를 접속해서 저주파전류를 저지하고, 귀환커패시던스의 귀환로를 차단함과 아울러 반전증폭부의 CMOS를 차단영역 또는 포화영역으로 인도한다.

Description

반전증폭회로
도1은, 본 발명에 관한 반전증폭회로의 제1실시예를 나타내는 회로도.
도2는, 제2실시예를 나타내는 회로도.
도3은, 제3실시예를 나타내는 회로도.
도4a는, 제2실시예를 있어서 반전증폭부의 예를 나타내는 회로도
도4b는, 반전증폭부의 다른 예를 나타내는 회로도
도5는, 제1실시예를 타이밍차트.
도6은, 도5의 리프레시타이밍과 출력정도(精度)의 관계를 나타내는 그래프.
도7은, 도6의 출력정도를 대수(對數)표기한 그래프.
도8은, 다른 입력조건에서의 리프레시타이밍과 출력정도의 관계를 나타내는 그래프.
도9는, 도8의 출력정도를 대수표기한 그래프.
도10은, 본 발명의 제4실시예를 나타내는 회로도.
도11은, 반전증폭부의 다른 실시예를 나타내는 회로도.
도12는, 반전증폭부의 또 다른 실시예를 나타내는 회로도.
도13은, 반전증폭부의 또 다른 실시예를 나타내는 회로도.
도14는, 반전증폭부의 그 외의 실시예를 나타내는 회로도
도15는, 기준전압생성회로를 나타내는 회로도.
도16은, 종래의 반전증폭부를 나타내는 회로도.
*도면의 주요 부분에 대한 부호의 설명
INV. INVI. INV2 반전증폭부
11. 12. 13 CMOS 인버터
Cf, CF. CFI, CF2 피이드백커패시턴스
C1 접지커패시턴스
Rc, RB, RE1, RE2 레지스턴스
Cc, CC. C7, CBI, CE2, C11∼C14, C21∼C24 커패시턴스
Mc. MR MOS 저 항
SWSR1, SWSR1', SWSR2 슬립 리프레시 스위치
SWf, SWrf, SWsf, SWin, SWR1, SWsi, SW11∼SW14, SW21∼SW24, SWR1∼SWR3,
SWCC, SWVreF 스위치
tS 슬립기간
tr 리프레시기간
td 지연시간
Vin 입력전압
VOUt 출력전압
Vdd 전원전압
Vref 기준전압
7ref-dd 출력전압
[발명의 목적]
[발명이 속하는 기술분야의 종래기술]
본 발명은 기수단(奇數段)인 직렬의 CMOS인버터와, 최종단의 CMOS인버터의 출력을 초단(初段) CMOS인버터의 입력에 퍼히드백하는 귀환커패시턴스를 구비한 반전증폭회로에 관한 것이다.
본 발명의 발명자들은 일본국 특개평 07-95947호 공보에 있어서 이러한 종류의 반전증폭회로를 제안하고 있으며, 아날로그전압에 의한 연산에 대해, 발진을 방지하면서, 입출력의 선형특성을 보증하고 있다.
도16은 상기 제안된 회로를 나타내는 것으로, 기수단의 CMOS인버터(11), (12). (13)가 직렬로 접속되고, 최종단의 CMOS인버터(13)의 출력은 귀환커패시던스(CF)를 개재하여 초단 CMOS인버터(I1)의 입력에 접속되어 있다. 이와 같은 구성에 있어서, 각 CMOS인버터의 충분히 높은 이득에 의해 I3의 후단에 부하에 관계없이, I1의 입력전압(Vin)와 반전과 동일한 전압(Vout)이 13의 출력으로서 생기며, 그 정도(精度)는 양호하다.
도16의 회로에서는, 최종단보다 하나 앞의 CM7S인버터(12)의 출력에. 한쌍의 레지스턴스(REI).(RE2)로 이루어지는 평형레지스턴스가 접속되며, REI은 고전위의 전압원(Vdd)에, RE2는 저전위의 전압원(Vss)에 접속되어 있다. 이 레지스턴스(REI),(RE2)는 12의 오픈게인(open-gain)을 저하시켜서, 반전증폭회로 전체의 게인을 억제한다.
또, 최종단 CMOS인버터(13)의 출력은, 저역(1ow-pass)특성의 커패시턴스(CG)를 개재하여 접지되어서. 고주파영역에 있어서 반전증폭회로의 게인을 저하시키고, 또 위상여유를 증대한다.
이상에 의해 위상여유 및 게인여유가 화보되어. 높은 주파수영역까지 발진이 방지된다.
[발명이 이루고자 하는 기술적과제]
그러나, 도16의 회로에 있어서 평형래지스턴스는, 항상 고전위측으로부터 저전위측을 향해 미소전류가 흐르고 있어, 전력소비절감에 있어서 불리하였다. 특히 반전증폭회로를 적용해야 하는 필터회로 등에 있어서 전체적인 전력소비절감의 검토가 진행됨에 따라, 이와 같은 미소한 전력소비도 증요성이 증대하였다.
또 이와 같은 반전증폭회로에 있어서, 전력소비절감의 요구 때문에, 전력소비를 억제하는 슬립모우드(s1eep mode)를 설치할 필요가 있지만, 전기한 제안된 회로에서는 그와 같은 배려는 되어 있지 않았다.
본 발명은 이와 같은 종래의 문제점을 해소하고자 창안된 것으로, 회로의 안정성을 저해하는 일없이. 발진방지회로에 의한 전력소비를 절감할 수 있음과 아울러, 슬립모우드를 실현할 수 있는 반전증폭회로를 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
본 발명에 관한 반전증폭회로는, 발진방지를 위한 회로에 직렬로 커패시턴스를 접속하여 저주파전류를 저지하고, 또 귀환커패시턴스에 의한 귀환로를 차단함과 아울러, 반전증폭회부에 있어서 CM7S를 차단영역 또는 포화영역에 인도하는 것이다.
이하 본 발명에 관한 반전증폭회로의 실시예를 도면에 기초하여 설명한다.
(실 시 예)
도1의 반전증폭회로에 있어서, 입력전압(Vin)이 접속되는 입력커패시턴스(Ci)에. 기수단 직렬회 CMOS인버터(INV)가 그 입출력 단자에서 접속되고, 또 귀환커패시턴스(Cf)가 그 입력측 단자에서 접속되어 있다. 귀환커패시턴스(Cf)의 출력측에는 제1슬립 · 리프래시 스위치(SWSR1)가 접속되고, SWSR1에 의해 Cf는 INV의 출력측 단자, 기준전압(Vref) 또는 그라운드(ground)에 접속되도록 되어 있다. 이때 기준전압(Vref)은 INV의 출력전압범위의 기준으로 되는 전압으로서, 통상 전원전압(Vref)의 1/2의 전압으로 된다. 스위치(SWSR1)는, INV의 출력에 접속된 스위치(SWf), Vref에 접속된 스위치(SWrf), 그라운드에 접속된 스위치(SWsf)로 이루어지며, 이들 스위치는 택일적으로 폐쇄된다.
입력커패시턴스(Ci)의 입력측에는 제2슬립 리프레시 스위치(SWSR2)가 접속되고, SWSR2에 의해 Ci는 입력전압(Vin), 기준전압(Vref) 또는 그라운드에 접속되도록 되어 있다. 스위치(SWSR2)는, 입력전압(Vin)에 접속된 스위치(SWin). Vref에 접속된 스위치(SWR1), 그라운드에 접속된 스위치(SWsi)로 이루어지며, 이들 스위치는 택일적으로 폐쇄된다.
전기한 반전증폭부(INV)의 입출력 사이에는 리프레시스위치(Swrfo)가 접속되고, SWSR1, SWSR2에 있어서의 SWR1. SWrf화 연동하여 개폐되며, Ci 및 Cf의 잔류전하를 해소하기 위한 리프레시에 사용된다.
스위치는 SWin, SWf가 개방되고, 또 SWsi, SWsf가 폐쇄된 때에는, INV는 입력이 그라운드에 접속된 인버터회로로 되고. 각 CMOS는 차단영역의 동작으로 된다. 따라서. 각 CMOS에 있어서의 소비전류는 무시할 수 있다. 또 INV와 입력을 전원에 접속하여 포화영역의 동작으로 하여도 마찬자지로 전류가 생기지 않게 된다. 그리고 반전증폭부(INV)는 도4a 또는 도4b와 같이, 종래의 평형레지스턴스가 설치되어 있지 않아서, 평형래지스턴스의 관통전류가 생기지 않기 때문에 전력소비가 저감되고 있다.
도 4a의 회로는. 7단 직령의 CMOS인버터(I1),(I2),(I3)의 최종단 출력에 접지커패시턴스(C1)를 접속하여 고주파성분의 제거를 행하며, 2단째의 CMOS인버터의 입출력 사이에는 레지스턴스(Re)화 커패시턴스(Cc)의 직렬회로를 접속하고 있다. 이 직렬회로는 12에 대한 네거티브 피이드백 라인(negative feedback)으로, 12의 부하로 되므로, 12의 게인을 저하시켜. 반전증폭회로의 게인을 억제한다. 이것에 의해 관통전류가 생기는 일없이 발진방지회로가 실현된다. 또 Rc와 Cc의 접속 손서는 임의이다.
도 4b의 반전증폭부는, 도4a의 레지스턴스(Rc) 대신에 MOS저항(Mc)을 사용하고 있다. 이것에 의해 회로규모, 회로면적은 더욱 감소한다. 또, 도4b에서는 MOS저항으로서 pMOS가 사용되고 있지만, nMOS도 당연히 사용가능하다.
도5는 본 실시예의 타이밍차트를 나타내며, 입력신호(Vin)와 함께 억제신호(CTLin), (CTLr), (CTLrO), (CTLs)의 타이밍이 표시되어 있다. CTLin은 통상작동을 위한 스위치(SWin), (SWf)의 개폐를 제어하여, 고레벨일 때에 스위치를 폐쇄하고, 저레벌일 때에 스위치를 개방한다. CTLr은 리프레시를 위한 스위치(SWri), (SWrf)의 개패를 제어하여서. 고레벨일 때에 스위치를 폐쇄하고, 저래벌힐 때에 스위치를 개방한다. CTLr0는 리프레시를 위한 SWrf0의 개폐를 제어하며, 고레벌일 때에 스위치를 폐쇄하고, 저레벨일 때에 스위치를 개방한다. CTLs는 슬립모우드를 위한 스위치(SWsi). (SWaf)의 개폐를 가어하며, 고레벨일 때에 스위치를 폐쇄하고, 저레벨일 때에 스위치를 개방한다.
타이밍차트의 기간간(ts)은 슬립모우드의 기간, 기간(tr)은 리프레시외 기간이고, 그외의 기간은 통상동작이다. 통상동작의 개시시점에 있어서는 잔류전하가 해소되어 있을 필요가 있기 때문에. 통상동작 전에 리프래시기간이 설치되어 있다. 그리고, 리프레시의 종료시에 있어서는, 스위치(SWri) 및 스위치(SWfr) 보다도 약간 늦게 SWrf0가 개방된다. 도6∼도9는 이 시간차(지연)의 효과를 나타낸다.
도6은 입력전압(Vin)이 평균 1.5V, 진복 1.OV, 주파수 1.3MHz일 에의 지연시간(-td)과 출력전압의 분산(종축:선형눈금)과의 관계를 나타낸다. td〉0인 경우에 비교해서 td(0일 때에 분산이 감소하고 있어서, 지연효과가 명확하다. 도7은 동일 데이터를 대수눈금으로 나타낸 것으로, 약 1nsec의 지연시간(td)일 때에 분산이 최소로 되는 것을 알 수 있다
도8은 입력전압(Vin)이 평균 1.5V, 진폭 0.5V. 주파수 1.3MHz일 때의 지연시간(-td)(종축:지연정도를 음의 시간으로 표현하고 있다)와 출력전압(Veut)의 분산(종축:선형눈금)과의 관계를 나타내며, 도7과 마찬가지로 약 1nsec의 지연에 의해서 분산이 최소값을 취한다.
도2는 본 발명의 제2실시예를 나타내며, 도1의 제1, 제2슬립 · 리프레시 스위치(SWSR1). (SWSR2) 대신에 제1, 제2슬립스위치(SWSI), (SWS2)가 채용되어. 리프레시 기능을 생략하고 있다. 이와 같은 구성은 출력의 허용 정도(精度)가 비교적 낮은 경우에 유효하며. 회로구성을 단순화할 수 있다.
도3은 제3실시예를 나타내는 회로도로서. 도1에 있어서 SWSR2에서 SWsi를 슬립스위치로서 독립시켜, INV의 입력에 직접 접속하고 있다. 그리고 입력커패시턴스에는 SWin 및 SWri로 이루어지는 제2리프레시스위치(SWR2)를 접속하고 있다. 한편, 도1의 SWSR1에 입어서 SWsf는 생략되고. SWSR1 대신에 제1리프레시스위치(SWR1)가 구성되어 있다. SWf, Swrfo가 개방된 상태에서, SWsi는 INV의 입력을 직접 그라운드에 접속하고, INV를 차단영역으로 하여. 전류소비를 억제한다. 본 실시예는 비교대서 리프레시기능을 실현할 수 있다고 하는 이점이 있다. 또 도2, 도3의 구성에 있어서. 슬립모우드시에 그라운드 대신에 전원을 접속할 수도 있다.
도10은 반전증폭회로를 2단 직렬로 사용하여, 부호붙임가산(addition inc1uding sign)을 행하는 제3실시예를 나타낸다. 도10에 있어서. 복수의 입력전압(Vin1)∼(VinB)이 병렬인 커패시던스(C11)∼(C14) 및 커패시턴스(C 21)∼(C24)에 접속되어 있다. C11∼C14는 용량 결합으로서 Vin1∼Vin4를 가산하고, C2∼C24는 Vin5∼Vin8을 가산한다.
C11∼C14는 전기한 입력커패시턴스에 대응하며, 그 출력은 반전증폭부(INVI)헤 입력되어 있다. C11∼C14의 출력에는 INV1과 병렬로 귀환커패시턴스(CFI)가 접속되고, CFI의 출력측에는 제1슬립 · 리프레시 스위치 (SWSR1)가 접속되어 있다. 스위치(SWSR1)에 와해서, CFI의 출력은 INVI출력. 기준전압(Vref) 또는 그라운드에 접속된다. 커재시턴스(C11)∼(C14), (C21)∼(C24)의 입력에는 제2슬립 리프래시 스위치(SWSR2)가 접속되며, 이들 커패시턴스는 SWSR2에 의해 대응하는 입력전압, 기준전압 또는 그라운드에 접속된다. C21∼C24도 동일하게 전기한 입력커패시턴스에 대응하며, 그 출력은 반전증폭부(INV2)에 입력되고 있다. C21∼C24의 출력에는 INV2와 병렬로 귀환커패시턴스(CF2)가 접속되고, CF2의 출력측은 전기한 제1슬립 · 리프레시 스위치(SWSR1)와 공통부분을 보유하는 제3슬립 리프레시 스위치(SWSR')에 접속되어 있다. 스위치(SWSR1')에 의해, CF2의 출력은 INV2출력, 기준전압(Vref) 또는 그라운드에 접속된다.
제1슬립 · 러프레시 스위치(SWSR1)는 CFI의 출력을 INVI출력 또는 스위치(SWR3)에 접속하는 스위치 (SWR1)를 보유하며. SWR3는 SWR1의 출력을 Vref 또는 그라운드에 접속한다. 제3슬립 리프레시 스위치 (SWSR')는 CF2의 출력을 INV2출력 또는 스위치(SWR3)에 접속되는 스위치(SWR2)를 보유한다. 제2슬립·리프레시 스위치(SWSR2)는 커패시턴스의 입력을 입력전압 또는 스위치(SWR3)에 접속하는 스위치(SW11)∼ (SW14). (SW21)∼(SW24)를 보유하며. SWR3를 전기한 슬립 ·리프레시스위치와 공통으로 사용하고 있다. 또 INVI, INV2에는, 도1의 SWrf에 대응하는 리프레시용의 스위치(SWFI). (SWF2)가 각각 접속되어 있다.
이상과 같이, Vref 및 그라운드에의 접속을 공통인 1개의 스위치로 행하는 것에 의해, 전체의 회로구성을 단순화할 수 있다.
INVI의 출력은 중간커패시턴스(CC)를 개재하여, C21∼C24의 출락자 병렬로 INV2에 접속되어서, 이하의 부호붙임 가산이 행해진다.
INVI, INV2의 입력측의 오프셋(offset)전압을 Vb1, Vb2, INVI의 출력전압을 Va로 하고, C11∼C14, C21∼C24를 각각 C1i, C2i로 대표하고, Vin1∼Vin8을 Vin(i)로 대표하면. 전하보존법칙으로부터,
[수학식 1]
의 관계가 얻어지며, 일반적으로 Vb1 = Vb2이므로 이것을 Vb로 두고. CF1 = 커패시턴스CF2 = CC로 하고. 이것을 CP로 표시하면, 이하의 식(3)이 구해진다.
[수학식 2]
전술한 바와 같이, 이것은 ViR1∼ViR4의 가중가산결과(Weighted accumulation resu1t)로부터 ViR5∼ViR8의 가증가산결과를 감산한 것으로서. 가감산이 실현되어 있다.
전기한 INVI은 중간스위치(SWCC)를 개재하여 중간커패시턴스(CC)에 접속되고. SWCC는 CC의 입력단자를 INVI 또는 전기한 스위치(SWR3)에 접속한다. 이것에 의해 INV2의 입력측은 슬립모우드시에는 SWCC, SWR3을 개재하여 그라운드에 접속되고, 리프레시모우드시에는 기준전압에 접속된다. INV2에 대해서도 완벽한 리프레시 슬립모우드를 실현할 수 있다. 또, 스위치(SWCC)는 반전증폭부(INV2)의 입력측(m)에 접속되어 있으므로, 제2슬립 ·리프레시 스위치(SWSR2)와 동기해서 동작하여. SWSR2에 포함된다고 생각할 수 있다.
도11은 본 발명의 제4실시예를 나타낸다. 도11의 반전증폭회로에 있어서, 종래예와 마찬가지로, 기수단의 CMOS인버터(I1), (I2), (I3)가 직렬로 접속하여 이루어지며, 최종단의 CMOS인버터(13)의 출력은 귀환커패시턴스(CF)를 개재하여 초단 CMOS인버터(I1)의 입력에 접속되어 있다.
최종단보다 하나 앞의 CMGS인버터(12)의 출력에는. 한쌍의 레지스턴스(REI), (RB2)를 보휴하는 평형레지스턴스가 접속되어 있지만. 이들 레지스턴스에는 커패시턴스(CBI), (CB2)가 각각 직렬로 접속되허 있다. 즉, RE1. CEI의 직렬회로가 12출력과 Vdd의 사이에 접속되고, RE2, CE2의 직렬회로가 I2출력과 Vbb의 사이에 접속되어 있다. 이들 직렬회로는 I2의 오픈게인을 저하시켜. 반전증폭회로 전체의 게인을 억제하지만. 저주파전류에 대한 임퍼던스가 높아서, 그 소비전력은 종래에 비교하여 현저하게 낮다.
레지스턴스(REI), (RE2)와 커패시턴스(C81). (CB2)의 위치관계는 임의이어서, 도11과 같이. 래지스턴스를 커패시턴스보다도 전압원측에 배치하여도 좋고, 도12외 변형예와 같이, 그 위치관계를 역전시켜도 좋다.
또, 평형레지스턴스의 접속위치는, I2출력에 한정되는 것은 아니고. I1출력으로 해도 좋다. 단, 일반적으로는 최종단의 하나 앞단의 CMOS인버터에 접속하여 양호한 효과를 얻고 있다.
도12의 변형예에 있어서는, 종래 예에서 사용되고 있던 접지커패시턴스(C1)를 이용하고 있으며, 이것에 의해 발진방지 기능이 놓여진다.
또 평형레지스턴스를 I1의 출력에 접속하는 것에 의해서도 비교적 양호한 발진방지효과가 얻어지며. 평형레지스턴스에 있어서 고전위측 혹은 저전위측의 한쪽의 RC직렬회로만을 I1 또는 I2의 한쪽 또는 양자의 출력에 접속하거나, 또는 한쪽에 고전위측의 직렬회로. 다른쪽에 저전위측의 직렬회로를 접촉하는 구성도 유효하다.
도13은 다른 변형예를 나타내는 것으로, 전기한 평형레지스턴스 대신에. 레지스턴스(RE)와 커패시턴스(CB)의 직렬회로를, 최종단의 CMOS인버터(13)의 입출력 사이에 접속하고 있다. 이 직렬회로는 13에 대한 네거티브 피이드백 라인으로서, 13의 부하로 되기 때문에. 13의 게인을 저하시켜. 전기한 바와 마찬가지로 반전증폭회로의 게인을 억제한다. 본 변형예는, 도11, 도12의 회로에 비교하여 소자수가 적어서. 회로규모, 회로면적이 감소한다. 또, 레지스턴스(RE)화 커패시턴스(CE)의 접속순서는 임의이다. 또한, 직렬회로의 접속위치를. 12의 입출력 사이로 하여도 비교적 양호한 발진방지효과가 얻어지고 있다.
도14는 또 다른 변형예을 나타내는 것으로, 도13의 레지스턴스(RE) 대신에 MOS저항(MR)을 사용하고 있다. 이것에 의해 회로규모, 회로면적은 더욱 감소한다. 본 변형예에 있어서도 직렬회로의 접속점을 I2의 입출력사이로 할 수 있다. 또, 도14에서는 MOS저항으로서 pMOS가 사용되고 있지만. nMOS도 당연히 사용가능하다.
여기서 전기한 제4실시예의 반전증폭회로의 차단주파수를 해석한다. 차단주파수를 fo로 하면,
[수학식 3]
여기서, g : 인버터의 출력저항의 역수
gm: CMOS인버터의 컨덕턴스
gr: REI, C81으로 이루어지는 RC회로 및 RE2, CE2로 이루어지는
RC화로의 임퍼던스의 역수
CG : 접지커패시턴스 CG의 용량
CF : 피이드백 커패시턴스 CF의 총량
이고, REI = RE2 = re, CEI = CE2 = ce. 라플라스변환의 작용소를 S로 하면, gr,은 이하와 갈이 표현된다.
[수학식 4]
식7에 있어서, 저주파영역에서는 (ce·s)가 작게 되므로 gr은 작게 되고, 이것에 따라 식(6)의 Ar가 증가하므로, 식(4)의 차단주파수 fo가 높아지게 된다. 한편 고주파영역에서는 (ce·e)가 증가하여, gr가 크게 되므로, 반전증폭회로의 게인이 감소한다. 이것에 의해 고주파영역에서의 발진이 방지된다. 즉, 커패시턴스의 부가에 의해서, 소비전력의 감소라고 하는 효과 뿐아니라, 차단주파수가 높아진다고 하는 효과도 얻어진다.
다음에 도12∼도14의 변형예와 종래예(도16)의 특성을 표1에서 비교한다. 이 경우, 면적비는 종래예의 회로를 "1" 로 하여, 이것에 대한 각 회로의 회로 면적을 나타낸다. 또, 소비전력 A는 정현파 입력에 대한 AC해설결과이고, 소비전력 B는 구형파에 의한 과도(transient)해석결과이다.
[표 1]
표1로부터 명백하듯이, 본 발명의 제4실시예의 변형예는 소비전력. 주파수특성에 관해 종래예에 비해 우수하며. 도13 및 도14에 나타내어져 있는 변형예는 회로면적이 있어서도 종래보다 작다.
또, 도14의 변형예에 있어서 MOS저항 대신에. nMOS, pMOS를 병렬접속하여 이루어지는, 소위 아날로그 스위치형 래지스턴스를 사용하는 것도 가능하며, 이 경우 저항값의 전압의존성을 해소할 수 있어서. 입력전압에 무관계하게 거의 일정한 특성을 유지할 수 있다. 또, 전기한 저전압원(Vaa)으로서는, 소정의 양 또는 음, 혹은 OV의 전압원, 또는 그라운드를 사용할 수 있다.
도 15는 전기한 기준전압(Vref)을 생성하기 위한 기준전압생성회로로서, 슬립모우드를 위한 전원전압으로서 접속도 실현할 수 있는 구성으로 되어 있다. 도15에 있어서. 기준전압생성회로는 도1(1의 반전증폭부(INVI), (INV2)와 마찬가지로 기수단 직렬의 CMOS인버터로 이루어지는 반전증폭부(INV)를 보유하며, 이 INV의 출력을 스위치(Swvrer)를 개재하여 그 입력에 접속하고 있다. SWVref는 INV의 입력을 INV출력 또는 전원전압(Vdd)에 접속하여, INV출력측인 때는 그 입출력이 평형되는 약 Vdd/2의 전압으로 수렴한다. 또, Vdd측인 때는 INV의 출력에는 Vdd의 반전으로서 접지전압(OV)의 전압이 생기는 것으로 된다. 따라서, 기준전압생성회로의 출력(Vref-dd)은 기준전압(Vref) 또는 OV이며, 도10의 SWR3 대신에 이 기준전압생성회로틀 사용하면, SWR3의 기능을 기준전압생성회로에 포함시키는 것이 가능하다.
[발명의 효과]
전술한 바와같이, 본 발명에 관한 반전증폭회로는, 발진방지를 위한 회로에 직렬로 저항을 접속하여 저주파전류를 저지하고, 또 귀환커패시턴스에 의한 귀환로를 차단함과 아울러 입력커패시턴스 및 귀환커패시턴값을 그 라운드에 접속하여, CMOS를 차단영역으로 인도하므료, 회로의 안정성을 저해하는 일없이 발진방지회로로의 전력소비를 저감할 수 있음과 아을러, 슬립모우드를 실현할 수 있다고 하는 우수한 효과를 보유한다.

Claims (22)

  1. ⅰ)기수단의 직렬인 CMOS인버터로 이루어지는 반전증폭부와, ⅱ)이 반전증폭부에 있어서 초단의 CMOS인버터의 입력에 일단자가 접속된 귀환커패시턴스와, ⅲ)초단 CMOS인버터의 입력에 접속된 입력커패시턴스와, ⅳ)전기한 귀환커패시턴스의 타단자를 전기한 반전증폭부에 있어서 최종단의 CMOS인버터의 출력 또는 그라운드에 접속하는 제1슬립스위치와, ⅴ)전기한 입력커패시턴스의 입력에 입력전압 또는 그라운드를 접속하는 제2슬립스위치와, ⅵ)전기한 반전증폭부에 있어서 초단보다 뒤의 CMOS인버터에 접속된 직렬인 커패시턴스를 포함하는 발진방지회로를 구비하고 있는 반전증폭회로.
  2. ⅰ)기수단의 직렬인 CMOS인버터로 이루어지는 반전증폭부와, ⅱ)이 반전증폭부에 있어서 초단의 CMOS인버터의 입력에 일단자가 접속된 귀환커패시턴스와, ⅲ)초단 CMOS인버터의 입력에 접속된 입력커패시턴스와, ⅳ)전기한 귀환커패시턴스의 타단자를 전기한 반전증폭부에 있어서 최종단의 CMOS인버터의 출력 또는 기준전압에 접속하는 제1리프레시스위치와, ⅴ)전기한 입력커패시턴스의 입력에 입력전압 또는 기준전압을 접속하는 제2리프레시스위치와, ⅵ)전기한 반전증폭회로의 입출력을 접속하는 제3리프레시스위치와, ⅶ)초단 CMOS인버터의 입력을 그라운드에 접속하는 슬립스위치와, ⅷ)전기한 반전증폭부에 있어서 초단보다 뒤의 CMOS인버터에 접속된 직렬인 커패시턴스를 포함하는 발진방지회로를 구비하고 있는 반전증폭회로.
  3. ⅰ)기수단의 직렬인 CMOS인버터로 이루어지는 반전증폭부와, ⅱ)이 반전증폭부에 있어서 초단의 CMOS인버터의 입력에 일단자가 접속된 귀환커패시턴스와, ⅲ)초단 CMOS인버터의 입력에 접속된 입력커패시턴스와 ⅳ)전기한 귀환커패시턴스의 타단자를 전기한 반전증폭부에 있어서 최종단의 CMOS인버터의 출력, 기준전압 또는 그라운드에 접속하는 제1슬립·리프레서 스위치와, ⅴ)전기한 입력커패시턴스의 입력에 입력전압, 기준전압 또는 그라운드를 접속하는 제2슬립·리프레시 스위치와, ⅵ)전기한 반전증폭회로의 입출력을 접속하는 리프레시스위치와, ⅶ)전기한 반전증폭부에 있어서 초단보다 뒤의 CMOS인버터에 접속된 직렬인 커패시턴스를 포함하는 발진방지회로를 구비하고 있는 반전증폭회로.
  4. 제1항에 있어서, 발진방지회로는, 반전증폭부에 있어서 중간에 CMOS인버터의 출력에 접속딘 1쌍의 레지스턴스 및 커패시턴스의 직렬회로로 이루어지는 평형레지스턴스이며, 한쪽의 레지스턴스는 고전위의 전압원에 접속되고, 다른쪽의 레지스턴스는 저전위의 전압원에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  5. 제2항에 있어서, 발진방지회로는, 반전증폭부에 있어서 중간에 CMOS인버터의 출력에 접속딘 1쌍의 레지스턴스 및 커패시턴스의 직렬회로로 이루어지는 평형레지스턴스이며, 한쪽의 레지스턴스는 고전위의 전압원에 접속되고, 다른쪽의 레지스턴스는 저전위의 전압원에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  6. 제3항에 있어서, 발진방지회로는, 반전증폭부에 있어서 중간에 CMOS인버터의 출력에 접속딘 1쌍의 레지스턴스 및 커패시턴스의 직렬회로로 이루어지는 평형레지스턴스이며, 한쪽의 레지스턴스는 고전위의 전압원에 접속되고, 다른쪽의 레지스턴스는 저전위의 전압원에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  7. 제1항에 있어서 발진방지회로는, 중간의 CMOS인버터의 입출력 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  8. 제2항에 있어서 발진방지회로는, 중간의 CMOS인버터의 입출력 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  9. 제3항에 있어서 발진방지회로는, 중간의 CMOS인버터의 입출력 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  10. 제1항에 있어서 발진방지회로는, 중간의 CMOS인버터의 출력과 최종단의 CMOS인버터의 출력과의 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  11. 제2항에 있어서 발진방지회로는, 중간의 CMOS인버터의 출력과 최종단의 CMOS인버터의 출력과의 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  12. 제3항에 있어서 발진방지회로는, 중간의 CMOS인버터의 출력과 최종단의 CMOS인버터의 출력과의 사이에 접속된 레지스턴스와 커패시턴스의 직렬회로인 것을 특징으로 하는 반전증폭회로.
  13. 제10항 내지 제12항 중 어느 한항에 있어서, 커패시턴스는 레지스턴스보다는 입력측에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  14. 제2항에 있어서, 제1슬립스위치 및 제2슬립스위치는, 반전증폭회로의 슬립모우드시에는 그라운드 또는 전원전압에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  15. 제3항에 있어서, 제1슬립·리프레시 스위치 및 제2슬립·리프레시 스위치는, 반전증폭회로의 리프레시시에는 기준전압에 접속되고, 반전증폭회로의 슬립모우드시에는 그라운드 또는 전원전압에 접속되며, 리프레시스위치는 리프레시시에만 폐쇄되는 것을 특징으로 하는 반전증폭회로.
  16. 제3항에 있어서, 리프레시 종료시에는, 제1, 제2슬립·리프레시 스위치의 절환보다도 약간 빠르게 리프레시스위치를 개방하는 것을 특징으로 하는 반전증폭회로.
  17. 제3항에 있어서, 리프레시 종료시에는, 제1, 제2슬립·리프레시 스위치의 절환보다도 수 nsec 빠르게 리프레시스위치를 개방하는 것을 특징으로 하는 반전증폭회로.
  18. 제3항에 있어서, 리프레시 종료시에는, 제1, 제2슬립·리프레시 스위치의 절환보다도 약간 빠르게 제3리프레시스위치를 개방하는 것을 특징으로 하는 반전증폭회로.
  19. 제2항에 있어서, 리프레시 종료시에는, 제1, 제2리프레시 스위치의 절환보다도 수 nsec 빠르게 제3리프레시스위치를 개방하는 것을 특징으로 하는 반전증폭회로.
  20. 기수단의 직렬인 CMOS인버터와, 최종단의 CMOS인버터의 출력을 초단 CMOS인버터의 입력에 피이드백하는 피이드백 커패시턴스와, 초단보다 뒤이어 최종단보다 앞인 CMOS인버터의 출력에 1쌍의 레지스턴스로 이루어지는 평형레지스턴스가 접속되며, 레지스턴스는 고전위의 전압원에 접속되고, 다른쪽에 레지스턴스는 저전위의 전압원에 접속되어 있는 반전증폭회로에 있어서, 평형레지스턴스에서의 각 레지스턴스에는 커패시턴스가 직렬로 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  21. 제20항에 있어서, 커패시턴스는 레지스턴스보다도 전압원측에 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  22. 기수단의 직렬인 CMOS인버터와, 최종단의 CMOS인버터의 출력을 초단 CMOS인버터의 입력에 피이드백하는 피이드백 커패시턴스를 구비한 반전증폭회로에 있어서, 초단보다 뒤이고 최종단보다 앞인 CMOS인버터의 출력과, 최종단의 CMOS인버터의 출력과의 사이에, 레지스턴스와 커패시턴스의 직렬회로를 접속하고 있는 것을 특징으로 하는 반전증폭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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