JPH06195483A - 乗算回路 - Google Patents

乗算回路

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JPH06195483A
JPH06195483A JP4357672A JP35767292A JPH06195483A JP H06195483 A JPH06195483 A JP H06195483A JP 4357672 A JP4357672 A JP 4357672A JP 35767292 A JP35767292 A JP 35767292A JP H06195483 A JPH06195483 A JP H06195483A
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Abstract

(57)【要約】 【目的】 Ａ／Ｄ、Ｄ／Ａ変換を要することなく直接ア
ナログデータとデジタルデータとを乗算し得る乗算回路
を提供することを目的とする。 【構成】 この発明に係る乗算回路Ｍは、デジタル入力
電圧をスイッチング信号として、アナログ入力電圧Ｘを
出力端子に生じさせるか否かの制御を行うものであり、
複数ビットのデジタル入力信号ｂ0〜ｂ7に対しては、容
量結合ＣＰによって重みを与えつつ統合し、さらにデジ
タル入力の最上位ビットの２倍の重みをもって符号ビッ
トｓを容量結合ＣＰに付加する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は乗算回路に関する。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。一方、従来のデジタル技術の蓄積は活用す
べきであり、デジタル処理とアナログ処理の協働が必要
となることが多い。しかし従来は、Ａ／Ｄ、Ｄ／Ａ変換
を用いることなくアナログデータとデジタルとを直接演
算する回路は知られていなかった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、Ａ／Ｄ、
Ｄ／Ａ変換を要することなく直接アナログデータとデジ
タルデータとを乗算し得る乗算回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】この発明に係る乗算回路
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、容量結合によって重みを与えつつ統合し、さらにデ
ジタル入力の最上位ビットの２倍の重みをもって符号ビ
ットを容量結合に付加するものである。
【０００５】
【実施例】次にこの発明に係る乗算回路の１実施例を図
面に基づいて説明する。図１において、乗算回路Ｍはア
ナログ入力電圧Ｘが接続された複数のスイッチング回路
ＳＷ1〜ＳＷ8を有し、これらスイッチング回路にはデジ
タルデータの各ビットに対応したデジタル入力電圧ｂ0
〜ｂ7はコントロール信号として入力されている。スイ
ッチング回路の出力は、複数のキャパシタンスＣＣ0〜
ＣＣ7を並列接続してなる容量結合ＣＰにおける各キャ
パシタンスに接続され、ＣＰの出力はインバータ回路Ｉ
ＮＶ1に接続されている。
【０００６】キャパシタンスＣＣ0〜ＣＣ7の容量はｂ0
〜ｂ7の重み、すなわち２0〜２7に対応して設定され、
単位容量をｃ〔Ｆ〕とするとき、 ＣＣ0＝２0×ｃ 〔Ｆ〕 （１） ＣＣ1＝２1×ｃ 〔Ｆ〕 （２） ＣＣ2＝２2×ｃ 〔Ｆ〕 （３） ＣＣ3＝２3×ｃ 〔Ｆ〕 （４） ＣＣ4＝２4×ｃ 〔Ｆ〕 （５） ＣＣ5＝２5×ｃ 〔Ｆ〕 （６） ＣＣ6＝２6×ｃ 〔Ｆ〕 （７） ＣＣ7＝２7×ｃ 〔Ｆ〕 （８） のように設定されている。
【０００７】これによって、これら各スイッチング回路
ＳＷiを通過したアナログ入力電圧Ｘには、２iに比例し
た重みが掛けられる。従って、スイッチング回路ＳＷ1
〜ＳＷ8の開閉により、以下のＣＰ出力Ｖ1が得られる。
【式１】
【０００８】ＩＮＶ1はキャパシタンスＣ1を介して出力
が入力側にフィードバックされ、Ｃ1の容量は，
【式２】 と設定されている。これによって、ＩＮＶ1はＸを反転
した電圧（−Ｘ）を精度よく生成する。
【０００９】インバータ回路ＩＮＶ1の出力には、キャ
パシタンスＣ2を介してインバータ回路ＩＮＶ2が接続さ
れ、ＩＮＶ2にはキャパシタンスＣ3を含む帰還路が設け
られている。ＩＮＶ2においては、 Ｖ3＝−Ｖ2（Ｃ3／Ｃ2）＝Ｘ（Ｃ3／Ｃ2） （１１） の出力が生成され、Ｃ2＝Ｃ3と設定されていることによ
り、 Ｙ＝Ｘ （１２） となる。
【００１０】以上のとおり、乗算回路Ｍにおいてはアナ
ログ入力電圧Ｘとデジタル入力電圧（ｂ0〜ｂ7）の積を
Ｖ3としてＩＮＶ2から直接出力でき、その反転をＩＮＶ
1から出力し得る。
【００１１】ＩＮＶ1、ＩＮＶ2の出力はスイッチング回
路ＳＷ9に接続され、ＳＷ9はデジタルデータの符号ビッ
トｓによって切替えられる。ＳＷ9はＶ2またはＶ3を選
択的に出力電圧Ｙとして出力し、符号ビットｓが「１
（ハイレベル）」のときには、反転出力Ｖ2をＹとして
出力し、符号ビットｓが「０（ローレベル）」のときに
は、非反転出力Ｖ3を出力する。
【００１２】図２はインバータＩＮＶ1、ＩＮＶ2の内部
構成を示し、図３は図２における１個のインバータの回
路図を示す。図２に示すように、複数のインバータＩ1
〜Ｉ3を直列に接続したことにより、出力精度が向上す
る。インバータＩ1〜Ｉ3は、ドレインが正電圧に接続さ
れたｐＭＯＳのソースをｎＭＯＳのドレインに接続し、
ｎＭＯＳのソースを電圧に接続してなり、これらＭＯＳ
のゲートに入力電圧を与え、両ＭＯＳの接続点から出力
を得ている。
【００１３】図４はスイッチング回路ＳＷ1〜ＳＷ8の内
部を示す回路図であり、１個のＣＭＯＳＴｒ1と１個の
ダミートランジスタＴｒ2とを、入力に対して直列に接
続してなるＣＭＯＳスイッチを構成している。入力電圧
ＸはＴｒ1のドレインに入力され、Ｔｒ1、Ｔｒ2の接続
点から出力電圧を得ている。そして、デジタル入力電圧
は、反転電圧がＴｒ1のｐＭＯＳのゲートおよびＴｒ2の
ｎＭＯＳのゲートに接続され、非反転電圧がＴｒ1のｎ
ＭＯＳのゲートおよびＴｒ2のｐＭＯＳのゲートに接続
されている。これによって、スイッチにおける電圧降下
を殆ど生じることなく、Ｘの開閉を実現し得る。
【００１４】図５はスイッチング回路ＳＷ9の内部を示
す回路図であり、２個のＣＭＯＳＴｒ3、Ｔｒ4における
ｐＭＯＳソース側に、Ｖ2、Ｖ3がそれぞれ接続され、ｐ
ＭＯＳドレイン側は共通のキャパシタンスＣ4に接続さ
れている。符号ビットｓはＴｒ3のｎＭＯＳゲートおよ
びＴｒ4のｐＭＯＳゲートに直接入力され、またインバ
ータＩ4で反転した信号がＴｒ3のｐＭＯＳゲートおよび
Ｔｒ4のｎＭＯＳゲートに入力されている。符号ビット
ｓが「１」のとき、Ｔｒ3が導通して、反転出力Ｖ2がＣ
4に印加され、符号ビットｓが「０」のとき、Ｔｒ4が導
通して、非反転出力Ｖ3がＣ4に印加される。従って、符
号ビットに応じた正負の出力の生成が可能である。
【００１５】
【発明の効果】以上のように、本発明に係る乗算回路
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、容量結合によって重みを与えつつ統合し、さらにデ
ジタル入力の最上位ビットの２倍の重みをもって符号ビ
ットを容量結合に付加するので、Ａ／Ｄ、Ｄ／Ａ変換を
要することなく直接アナログデータとデジタルデータと
を乗算し得るという効果を有する。
【図面の簡単な説明】
【図１】この発明に係る乗算回路の第１実施例を示す回
路図である。
【図２】インバータＩＮＶ1，ＩＮＶ2の内部構造を示す
図である。
【図３】図２における１個のインバータの回路図であ
る。
【図４】スイッチングＳＷ1〜ＳＷ8の内部の回路図であ
る。
【図５】スイッチング回路ＳＷ9の内部の回路図であ
る。
【符号の説明】
Ｍ 乗算回路 Ｘ アナログ入力電圧 ＳＷ1〜ＳＷ8，ＳＷ9 スイッチング回路 ｂ0〜ｂ7 デジタル入力電圧 ＣＣ0〜ＣＣ7，Ｃ1，Ｃ2，Ｃ3，Ｃ4 キャパシタン
ス ＣＰ 容量結合 ＩＮＶ1，ＩＮＶ2 インバータ回路 Ｙ 出力電圧 ｓ 符号ビット Ｖ1 ＣＰ出力 Ｖ2 反転出力 Ｖ3 非反転出力 Ｉ1〜Ｉ3，Ｉ4 インバータ Ｔｒ1，Ｔｒ3，Ｔｒ4 ＣＭＯＳ Ｔｒ2 ダミートランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 デジタルデータの各ビットの重みに対応
    した容量を有する複数の第１キャパシタンスを並列に接
    続してなる容量結合と；この容量結合における第１キャ
    パシタンスに接続され、かつ前記デジタルデータの各ビ
    ットに対応したデジタル電圧によって開閉される第１ス
    イッチング回路と；前記容量結合の出力に接続された第
    １インバータと；この第１インバータの出力に接続され
    た第２キャパシタンスと；この第２キャパシタンスを介
    して第１インバータに接続された第２インバータと；第
    １、第２インバータの出力が接続され、これら出力のい
    ずれか一方を選択的に出力する第２スイッチング回路
    と；を備え、前記第１スイッチング回路に共通にアナロ
    グ入力電圧が接続されている乗算回路。
  2. 【請求項２】 第１、第２スイッチング回路はＣＭＯＳ
    よりなることを特徴とする請求項１記載の乗算回路。
  3. 【請求項３】 スイッチング回路はＣＭＯＳおよびダミ
    ートランジスタよりなることを特徴とする請求項１記載
    の乗算回路。
  4. 【請求項４】 第１インバータは、容量結合のキャパシ
    タンスの総和に等しい容量のキャパシタンスを介して、
    出力が入力にフイードバックされていることを特徴とす
    る請求項１記載の乗算回路。
  5. 【請求項５】 第２インバータは、第２キャパシタンス
    の容量と等しい容量のキャパシタンスを介して、出力が
    入力に接続されていることを特徴とする請求項１記載の
    乗算回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012850A (ko) * 1996-05-21 1998-04-30 타카토리 수나오 반전증폭회로
US5748510A (en) * 1994-09-30 1998-05-05 Yozan Inc. Multiplication circuit with serially connected capacitive couplings
US5789962A (en) * 1995-04-26 1998-08-04 Yozan Inc. Multiplication circuit

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502664A (en) * 1993-03-25 1996-03-26 Yozan Inc. Filter device including SRAM and EEPROM devices
JPH08204567A (ja) * 1995-01-31 1996-08-09 Canon Inc 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム
US5708385A (en) * 1995-06-02 1998-01-13 Yozan, Inc. Weighted addition circuit
JPH0944582A (ja) * 1995-07-28 1997-02-14 Sharp Corp 重み付き加算回路
JP3126105B2 (ja) * 1995-12-06 2001-01-22 株式会社エヌ・ティ・ティ・ドコモ スペクトル拡散通信におけるソフト・ハンドオフのための装置
US5835387A (en) * 1996-01-29 1998-11-10 Yozan Inc. Multiplication circuit
DE69724039T2 (de) * 1996-06-07 2004-04-22 Sharp K.K. Analoge Signalverarbeitungseinrichtung und Korrelationsberechnungseinrichtung
US6134569A (en) * 1997-01-30 2000-10-17 Sharp Laboratories Of America, Inc. Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing
CN1192011A (zh) * 1997-02-25 1998-09-02 王迪兴 一种多用、多值态逻辑可逆运算器
JP3283210B2 (ja) * 1997-05-30 2002-05-20 株式会社鷹山 スペクトラム拡散通信方式における信号受信装置
US7239259B1 (en) * 2005-12-23 2007-07-03 Teradyne, Inc. Digitizer with enhanced accuracy
US10700695B1 (en) 2018-04-17 2020-06-30 Ali Tasdighi Far Mixed-mode quarter square multipliers for machine learning
US10832014B1 (en) 2018-04-17 2020-11-10 Ali Tasdighi Far Multi-quadrant analog current-mode multipliers for artificial intelligence
US10594334B1 (en) 2018-04-17 2020-03-17 Ali Tasdighi Far Mixed-mode multipliers for artificial intelligence
US11449689B1 (en) 2019-06-04 2022-09-20 Ali Tasdighi Far Current-mode analog multipliers for artificial intelligence
US11296708B2 (en) * 2019-12-27 2022-04-05 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder
US10944404B1 (en) * 2019-12-27 2021-03-09 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder
US11018672B1 (en) * 2019-12-27 2021-05-25 Kepler Computing Inc. Linear input and non-linear output majority logic gate
US11374574B2 (en) 2019-12-27 2022-06-28 Kepler Computing Inc. Linear input and non-linear output threshold logic gate
US11467805B1 (en) 2020-07-10 2022-10-11 Ali Tasdighi Far Digital approximate multipliers for machine learning and artificial intelligence applications
US11416218B1 (en) 2020-07-10 2022-08-16 Ali Tasdighi Far Digital approximate squarer for machine learning
US11301211B2 (en) * 2020-04-13 2022-04-12 International Business Machines Corporation Differential mixed signal multiplier with three capacitors
US11381244B1 (en) 2020-12-21 2022-07-05 Kepler Computing Inc. Low power ferroelectric based majority logic gate multiplier
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit
US11394387B1 (en) * 2021-05-21 2022-07-19 Kepler Computing Inc. 2-input NAND gate with non-linear input capacitors
US11764790B1 (en) * 2021-05-21 2023-09-19 Kepler Computing Inc. Majority logic gate having paraelectric input capacitors coupled to a conditioning scheme
US11303280B1 (en) 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit
US12118327B1 (en) 2021-09-02 2024-10-15 Kepler Computing Inc. Ripple carry adder with inverted ferroelectric or paraelectric based adders
US11664370B1 (en) 2021-12-14 2023-05-30 Kepler Corpating inc. Multi-function paraelectric threshold gate with input based adaptive threshold
US11705905B1 (en) 2021-12-14 2023-07-18 Kepler Computing, Inc. Multi-function ferroelectric threshold gate with input based adaptive threshold
US11658664B1 (en) 2021-12-23 2023-05-23 Kepler Computing Inc. Asynchronous circuit with majority gate or minority gate logic
US11855627B1 (en) 2022-01-13 2023-12-26 Kepler Computing Inc. Asynchronous consensus circuit using multi-function threshold gate with input based adaptive threshold
US11750197B1 (en) * 2022-04-20 2023-09-05 Kepler Computing Inc. AND-OR-invert logic based on a mix of majority OR minority logic gate with non-linear input capacitors and other logic gates
US11765908B1 (en) 2023-02-10 2023-09-19 Kepler Computing Inc. Memory device fabrication through wafer bonding

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4422155A (en) * 1981-04-01 1983-12-20 American Microsystems, Inc. Multiplier/adder circuit
US4458324A (en) * 1981-08-20 1984-07-03 Massachusetts Institute Of Technology Charge domain multiplying device
US4464726A (en) * 1981-09-08 1984-08-07 Massachusetts Institute Of Technology Charge domain parallel processing network
US4470126A (en) * 1981-10-29 1984-09-04 American Microsystems, Inc. Programmable transversal filter
US4475170A (en) * 1981-10-29 1984-10-02 American Microsystems, Inc. Programmable transversal filter
JPS6395533A (ja) * 1986-10-09 1988-04-26 Mitsubishi Electric Corp 論理回路
JPH073653B2 (ja) * 1987-06-30 1995-01-18 三菱電機株式会社 シフタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748510A (en) * 1994-09-30 1998-05-05 Yozan Inc. Multiplication circuit with serially connected capacitive couplings
US5789962A (en) * 1995-04-26 1998-08-04 Yozan Inc. Multiplication circuit
KR980012850A (ko) * 1996-05-21 1998-04-30 타카토리 수나오 반전증폭회로

Also Published As

Publication number Publication date
JP3219880B2 (ja) 2001-10-15
US5381352A (en) 1995-01-10
US5490099A (en) 1996-02-06

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