JP3177636B2 - パルス変調演算回路 - Google Patents
パルス変調演算回路Info
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- JP3177636B2 JP3177636B2 JP02280497A JP2280497A JP3177636B2 JP 3177636 B2 JP3177636 B2 JP 3177636B2 JP 02280497 A JP02280497 A JP 02280497A JP 2280497 A JP2280497 A JP 2280497A JP 3177636 B2 JP3177636 B2 JP 3177636B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/504—Analogue/digital converters with intermediate conversion to time interval using pulse width modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/502—Analogue/digital converters with intermediate conversion to time interval using tapped delay lines
Description
【０００１】
【発明の属する技術分野】本発明は、パルス変調信号に
より時間軸上で超大規模並列演算を行い、人間の脳に匹
敵した知能処理能力を実現するマイクロエレクトロニク
ス分野に関するものである。詳しくは、例えばパルス幅
変調信号の並列加算演算または内積演算等に使用するこ
とのできるパルス変調演算回路に関するものである。
より時間軸上で超大規模並列演算を行い、人間の脳に匹
敵した知能処理能力を実現するマイクロエレクトロニク
ス分野に関するものである。詳しくは、例えばパルス幅
変調信号の並列加算演算または内積演算等に使用するこ
とのできるパルス変調演算回路に関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクスの発展にとも
ない知能情報処理や画像信号処理など大量の情報処理を
必要とする装置の実現化が可能となり、従来、かかる装
置の演算処理においてはバイナリデジタル信号による多
ビットの数値情報が用いられてきた。
ない知能情報処理や画像信号処理など大量の情報処理を
必要とする装置の実現化が可能となり、従来、かかる装
置の演算処理においてはバイナリデジタル信号による多
ビットの数値情報が用いられてきた。
【０００３】
【発明が解決しようとする課題】ところで、多ビットの
数値情報を演算回路内で表現するためにはビット数分の
パルスが必要になる。一方、デジタル回路の消費エネル
ギーはパルス数に比例するから、多ビット数値情報を複
数パルスで表現すると演算あたりの消費エネルギーが大
きくなる。また、その信号処理が逐次的であるために、
複数の信号を並列に扱うと回路の規模が増大するという
問題点がある。
数値情報を演算回路内で表現するためにはビット数分の
パルスが必要になる。一方、デジタル回路の消費エネル
ギーはパルス数に比例するから、多ビット数値情報を複
数パルスで表現すると演算あたりの消費エネルギーが大
きくなる。また、その信号処理が逐次的であるために、
複数の信号を並列に扱うと回路の規模が増大するという
問題点がある。
【０００４】人間の脳における知能処理は、超大規模の
並列積和演算を基本としているが、このような知能処理
をマイクロエレクトロニクスで実現するためには、演算
の並列化および低消費電力化が不可欠である。多ビット
の数値情報を処理する消費エネルギーの大きいデジタル
演算回路はかかる用途には適していない。
並列積和演算を基本としているが、このような知能処理
をマイクロエレクトロニクスで実現するためには、演算
の並列化および低消費電力化が不可欠である。多ビット
の数値情報を処理する消費エネルギーの大きいデジタル
演算回路はかかる用途には適していない。
【０００５】本発明は、従来のかかる問題点に鑑みてな
されたもので、大規模入力信号による並列演算を少ない
素子数、低消費エネルギーで実現し、人間の脳に匹敵す
る知能処理能力を実現する演算回路を提供するものであ
る。
されたもので、大規模入力信号による並列演算を少ない
素子数、低消費エネルギーで実現し、人間の脳に匹敵す
る知能処理能力を実現する演算回路を提供するものであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパルス変調演算回路は、共通の電流バス
と、この電流バスに互いに並列接続され外部入力信号に
対応して電流パルスを生成する複数のスイッチト電流源
と、上記電流バスに接続され上記電流パルスを積分して
電荷に変換する手段と、この積分された電荷の量をバイ
ナリデジタル信号に変換して出力する手段とを具備する
ことにより、大規模入力信号による並列演算をより少な
い素子数およびより低消費エネルギーで実現する。
に、本発明のパルス変調演算回路は、共通の電流バス
と、この電流バスに互いに並列接続され外部入力信号に
対応して電流パルスを生成する複数のスイッチト電流源
と、上記電流バスに接続され上記電流パルスを積分して
電荷に変換する手段と、この積分された電荷の量をバイ
ナリデジタル信号に変換して出力する手段とを具備する
ことにより、大規模入力信号による並列演算をより少な
い素子数およびより低消費エネルギーで実現する。
【０００７】ここで、上記電荷に変換する手段は直列に
接続された２つの容量により構成することができる。こ
の場合、積分された電荷の量をバイナリデジタル信号に
変換して出力する手段は、上記２つの容量のうち一方の
容量が電流パルスを積分して電荷に変換する間に他方の
容量は電荷を放電し、一方の容量の積分電圧が参照電圧
に達すると上記２つの容量間で電流パルスの積分と電荷
の放電が入れ替わるように制御する手段とを有し、さら
にこの入れ替え回数を計数する電荷計数手段と、この電
荷計数手段に接続され上記計数において各容量に量子化
誤差として生じた余剰電荷を計測することにより演算の
時間分解能を改善する電荷−時間変換手段を有するもの
である。
接続された２つの容量により構成することができる。こ
の場合、積分された電荷の量をバイナリデジタル信号に
変換して出力する手段は、上記２つの容量のうち一方の
容量が電流パルスを積分して電荷に変換する間に他方の
容量は電荷を放電し、一方の容量の積分電圧が参照電圧
に達すると上記２つの容量間で電流パルスの積分と電荷
の放電が入れ替わるように制御する手段とを有し、さら
にこの入れ替え回数を計数する電荷計数手段と、この電
荷計数手段に接続され上記計数において各容量に量子化
誤差として生じた余剰電荷を計測することにより演算の
時間分解能を改善する電荷−時間変換手段を有するもの
である。
【０００８】また他の手段として、上記電荷に変換する
手段としては第１および第２の電極を有する１つの容量
を使用することもできる。この場合、上記容量の第１お
よび第２の電極はそれぞれ第１および第２の接続スイッ
チを介して電流バスに接続され、また第１の電極は第３
の接続スイッチを介して外部参照電位と接続され、第２
の電極は第４の接続スイッチを介して接地部と接続され
る。そして、積分された電荷の量をバイナリデジタル信
号に変換して出力する手段は、第１の電極が前記電流バ
スに接続され第２の電極が接地される状態と、第２の電
極が電流バスに接続され第１の電極が外部参照電位と接
続される状態とを、一方の積分電圧が参照電圧に達する
と各接続スイッチにより交互に入れ替えるように制御す
る手段を有し、さらにこの入れ替え回数を計数する電荷
計数手段と、この電荷計数手段に接続され上記計数にお
いて各容量に量子化誤差として生じた余剰電荷を計測す
る電荷−時間変換手段を有するものである。なお、外部
入力信号には特にパルス幅変調信号が含まれる。
手段としては第１および第２の電極を有する１つの容量
を使用することもできる。この場合、上記容量の第１お
よび第２の電極はそれぞれ第１および第２の接続スイッ
チを介して電流バスに接続され、また第１の電極は第３
の接続スイッチを介して外部参照電位と接続され、第２
の電極は第４の接続スイッチを介して接地部と接続され
る。そして、積分された電荷の量をバイナリデジタル信
号に変換して出力する手段は、第１の電極が前記電流バ
スに接続され第２の電極が接地される状態と、第２の電
極が電流バスに接続され第１の電極が外部参照電位と接
続される状態とを、一方の積分電圧が参照電圧に達する
と各接続スイッチにより交互に入れ替えるように制御す
る手段を有し、さらにこの入れ替え回数を計数する電荷
計数手段と、この電荷計数手段に接続され上記計数にお
いて各容量に量子化誤差として生じた余剰電荷を計測す
る電荷−時間変換手段を有するものである。なお、外部
入力信号には特にパルス幅変調信号が含まれる。
【０００９】さらに、この演算回路は上記複数のスイッ
チト電流源が少なくとも２つの外部入力信号の論理積信
号を生成する手段により制御されて電流パルスを生成す
るスイッチト電流源を含むことにより、積和演算を行う
ことのできるパルス変調演算回路である。かかる構成に
より人間の脳における知能処理に相当する超大規模の並
列積和演算が可能となる。さらに、本発明は、１の外部
入力信号が複数のパルス幅変調信号列であり、他の外部
入力信号がバイナリデジタル信号で表現した複数ビット
整数列であり、両信号列の乗算を各成分について連続し
て実行しさらに加算することにより積和演算を実行する
ことのできるパルス変調演算回路を含むものである。
チト電流源が少なくとも２つの外部入力信号の論理積信
号を生成する手段により制御されて電流パルスを生成す
るスイッチト電流源を含むことにより、積和演算を行う
ことのできるパルス変調演算回路である。かかる構成に
より人間の脳における知能処理に相当する超大規模の並
列積和演算が可能となる。さらに、本発明は、１の外部
入力信号が複数のパルス幅変調信号列であり、他の外部
入力信号がバイナリデジタル信号で表現した複数ビット
整数列であり、両信号列の乗算を各成分について連続し
て実行しさらに加算することにより積和演算を実行する
ことのできるパルス変調演算回路を含むものである。
【００１０】
【発明の実施の形態】まず、本発明による演算の原理を
添付図面を参照して説明する。図６の（ａ）にパルス幅
変調（ＰＷＭ：Pulse Width Modulation）信号１の波形
を示す。この波形１は複数のビット数をパルス幅により
表現する。図６の（ａ）のパルス幅変調信号１の振幅
は、バイナリデジタル信号と同じ２値であるが、パルス
幅でアナログ情報を表現する。１パルスで多ビットの数
値情報を表現できるため、演算エネルギーが小さくてす
む。
添付図面を参照して説明する。図６の（ａ）にパルス幅
変調（ＰＷＭ：Pulse Width Modulation）信号１の波形
を示す。この波形１は複数のビット数をパルス幅により
表現する。図６の（ａ）のパルス幅変調信号１の振幅
は、バイナリデジタル信号と同じ２値であるが、パルス
幅でアナログ情報を表現する。１パルスで多ビットの数
値情報を表現できるため、演算エネルギーが小さくてす
む。
【００１１】図６の（ｂ）はパルス幅変調信号の演算原
理を示す図である。図６の（ｂ）に示すように、このパ
ルス幅変調信号１により定電流を発生するスイッチト電
流源２をスイッチすると信号１のパルス幅に対応するパ
ルス幅を有する電流パルスに変換できる。したがって、
複数のスイッチト電流源２から生成された複数の電流パ
ルスを電流バス３で集め、１つの容量４で積分するだけ
でパルス幅変調信号の並列加算を実現できる。なお、こ
の演算において入力ＰＷＭ信号は非同期で入力されても
よい。一方、線形演算可能な積分電圧範囲Ｖmax は定電
流源５の出力特性から定まり、電流源に用いるＭＯＳト
ランジスタのしきい値をＶthとすれば、おおむね（Ｖdd
−Ｖth）以下である。このため図６の（ｂ）に示す並列
加算回路では、同時入力可能のパルス数や、総入力パル
ス幅などの演算規模が電源電圧により制限されてしま
う。
理を示す図である。図６の（ｂ）に示すように、このパ
ルス幅変調信号１により定電流を発生するスイッチト電
流源２をスイッチすると信号１のパルス幅に対応するパ
ルス幅を有する電流パルスに変換できる。したがって、
複数のスイッチト電流源２から生成された複数の電流パ
ルスを電流バス３で集め、１つの容量４で積分するだけ
でパルス幅変調信号の並列加算を実現できる。なお、こ
の演算において入力ＰＷＭ信号は非同期で入力されても
よい。一方、線形演算可能な積分電圧範囲Ｖmax は定電
流源５の出力特性から定まり、電流源に用いるＭＯＳト
ランジスタのしきい値をＶthとすれば、おおむね（Ｖdd
−Ｖth）以下である。このため図６の（ｂ）に示す並列
加算回路では、同時入力可能のパルス数や、総入力パル
ス幅などの演算規模が電源電圧により制限されてしま
う。
【００１２】本発明では、積分電荷を参照電圧Ｖref と
積分容量により定まる一定電荷量ごとにパルスに変換す
ると同時に放電し、この繰り返しにより総積分電荷量を
パルス数に変換する。したがって、図６の（ｃ）に示す
ように、積分電圧の上限は演算規模によらず一定値Ｖ
ref に抑えられる。このため、電源電圧による演算規模
の制限が緩和され、超大規模の並列入力化が可能とな
る。また、演算結果はパルスの計数値すなわちデジタル
値として得られ、その計数回路や後段の処理系には従来
のバイナリデジタル技術が適用できる。以下に、本発明
の具体的実施例を示す。
積分容量により定まる一定電荷量ごとにパルスに変換す
ると同時に放電し、この繰り返しにより総積分電荷量を
パルス数に変換する。したがって、図６の（ｃ）に示す
ように、積分電圧の上限は演算規模によらず一定値Ｖ
ref に抑えられる。このため、電源電圧による演算規模
の制限が緩和され、超大規模の並列入力化が可能とな
る。また、演算結果はパルスの計数値すなわちデジタル
値として得られ、その計数回路や後段の処理系には従来
のバイナリデジタル技術が適用できる。以下に、本発明
の具体的実施例を示す。
【００１３】(1) 実施例１ 図１に本発明を用いたＰ
ＷＭ信号加算回路の１実施例を示す。本回路はｎ個のＰ
ＷＭ信号１についてパルス幅の数値情報を並列・非同期
に加算し、演算結果をバイナリデジタル信号で出力す
る。本回路の構成と動作を以下に示す。
ＷＭ信号加算回路の１実施例を示す。本回路はｎ個のＰ
ＷＭ信号１についてパルス幅の数値情報を並列・非同期
に加算し、演算結果をバイナリデジタル信号で出力す
る。本回路の構成と動作を以下に示す。
【００１４】各ＰＷＭ信号１をスイッチト電流源２に入
力し、パルス幅時間だけ定電流を生成して電流パルスに
変換する。ｎ個の電流パルスは共通電流バス３上で重ね
合わされ、容量積分法により入力パルス幅の総和に比例
した全電荷量Ｑtotal が得られる。基準電荷計数回路
（ＣＰＣ1 ）６は、このための積分機能と、実時間でＱ
total を基準電荷Ｑstd を単位に離散化する機能を持
つ。
力し、パルス幅時間だけ定電流を生成して電流パルスに
変換する。ｎ個の電流パルスは共通電流バス３上で重ね
合わされ、容量積分法により入力パルス幅の総和に比例
した全電荷量Ｑtotal が得られる。基準電荷計数回路
（ＣＰＣ1 ）６は、このための積分機能と、実時間でＱ
total を基準電荷Ｑstd を単位に離散化する機能を持
つ。
【００１５】さらに、量子化誤差として生ずる余剰電荷
Ｑr を、電荷−時間変換回路（ＣＴＣ）７により時間軸
上で離散化することで演算の時間分解能を改善する。こ
れらの離散化値はデジタル・カウンタ回路８および９を
用いてデジタル領域で重み付け加算され、ＰＷＭ信号の
加算結果としてバイナリデジタル信号により出力され
る。
Ｑr を、電荷−時間変換回路（ＣＴＣ）７により時間軸
上で離散化することで演算の時間分解能を改善する。こ
れらの離散化値はデジタル・カウンタ回路８および９を
用いてデジタル領域で重み付け加算され、ＰＷＭ信号の
加算結果としてバイナリデジタル信号により出力され
る。
【００１６】図２に示すように、基準電荷計数回路６
は，電流パルスを積分して電荷に変換しこの電荷を計測
するため、直列に接続された２つの積分容量１０および
１１、それぞれの積分電圧を外部参照電圧Ｖref と比較
する２つのチョッパー型電圧比較回路１２および１３、
積分容量１０および１１の積分及び放電動作を制御する
ラッチ回路１４、ラッチ回路の状態遷移ごとに短いパル
スを生成するパルス生成回路１５から構成されている。
２つの積分容量１０および１１は等価であり、直列接続
におけるそれぞれ反対の電極側は共通電流バスとの接続
スイッチ１６または１７、及び放電のための接地スイッ
チ１８または１９と接続されている。一方、たがいに接
続されている電極側は接地されている。上記各スイッチ
は２つの積分容量１０および１１が逆相で動作するよう
にラッチ回路１４の正・反転出力端子２０および２１と
接続している。このため、片方の積分容量が電流バス上
の電流パルスを積分する間、もう一方は放電するように
制御される。
は，電流パルスを積分して電荷に変換しこの電荷を計測
するため、直列に接続された２つの積分容量１０および
１１、それぞれの積分電圧を外部参照電圧Ｖref と比較
する２つのチョッパー型電圧比較回路１２および１３、
積分容量１０および１１の積分及び放電動作を制御する
ラッチ回路１４、ラッチ回路の状態遷移ごとに短いパル
スを生成するパルス生成回路１５から構成されている。
２つの積分容量１０および１１は等価であり、直列接続
におけるそれぞれ反対の電極側は共通電流バスとの接続
スイッチ１６または１７、及び放電のための接地スイッ
チ１８または１９と接続されている。一方、たがいに接
続されている電極側は接地されている。上記各スイッチ
は２つの積分容量１０および１１が逆相で動作するよう
にラッチ回路１４の正・反転出力端子２０および２１と
接続している。このため、片方の積分容量が電流バス上
の電流パルスを積分する間、もう一方は放電するように
制御される。
【００１７】共通電流バス３と接続し積分を実行してい
る積分容量の積分電圧が外部参照電圧Ｖref と等しくな
ると後段の電圧比較回路１２および１３の出力が反転
し、ラッチ回路１４の状態が遷移して共通電流バス３と
接続する積分容量１０または１１がたがいに入れ替わ
る。それと同時にパルス生成回路１５から短いパルスが
出力される。この出力パルスは後段の非同期カウンタ回
路２２で計数される。このカウンタ回路２２は図１のデ
ジタル・カウンタ回路８に相当する。
る積分容量の積分電圧が外部参照電圧Ｖref と等しくな
ると後段の電圧比較回路１２および１３の出力が反転
し、ラッチ回路１４の状態が遷移して共通電流バス３と
接続する積分容量１０または１１がたがいに入れ替わ
る。それと同時にパルス生成回路１５から短いパルスが
出力される。この出力パルスは後段の非同期カウンタ回
路２２で計数される。このカウンタ回路２２は図１のデ
ジタル・カウンタ回路８に相当する。
【００１８】ここで、積分容量１０および１１の容量値
をＣint 、外部参照電圧値をＶrefとすると、Ｑtotal
はＱstd ＝Ｃint Ｖref を単位に離散化される。離散化
値をＮとすると、Ｑtotal ＝ＮＱstd ＋Ｑr であり、Ｑ
r （＜Ｑstd ）が量子化誤差となる。
をＣint 、外部参照電圧値をＶrefとすると、Ｑtotal
はＱstd ＝Ｃint Ｖref を単位に離散化される。離散化
値をＮとすると、Ｑtotal ＝ＮＱstd ＋Ｑr であり、Ｑ
r （＜Ｑstd ）が量子化誤差となる。
【００１９】図３に示すように電荷−時間変換回路７
は、ｍ個の遅延回路２３を直列接続した多相クロック生
成回路２４と、遅延回路２３と対になるＤＦＦ回路２５
を直列接続したレジスタ回路２６から構成されている。
各遅延回路２３は立ち上がりエッジ伝播時に遅延時間以
下のシングル・パルスを生成し、この結果多相クロック
生成回路２４からｍ個の独立した連続パルス列が得られ
る。各ＤＦＦ回路２５には対応する遅延回路２３の生成
するパルスにより片側のラッチ回路と差動ビット線２７
または２８をつなぐゲートトランジスタ２９または３０
がＯＮになり、差動ビット線の状態が書き込まれる。従
って多相クロック生成回路２４により遅延時間Ｄごとの
差動ビット線の状態がレジスタ回路に記録され、またそ
の記録内容は外部クロックにより逐次的に読み出され
る。
は、ｍ個の遅延回路２３を直列接続した多相クロック生
成回路２４と、遅延回路２３と対になるＤＦＦ回路２５
を直列接続したレジスタ回路２６から構成されている。
各遅延回路２３は立ち上がりエッジ伝播時に遅延時間以
下のシングル・パルスを生成し、この結果多相クロック
生成回路２４からｍ個の独立した連続パルス列が得られ
る。各ＤＦＦ回路２５には対応する遅延回路２３の生成
するパルスにより片側のラッチ回路と差動ビット線２７
または２８をつなぐゲートトランジスタ２９または３０
がＯＮになり、差動ビット線の状態が書き込まれる。従
って多相クロック生成回路２４により遅延時間Ｄごとの
差動ビット線の状態がレジスタ回路に記録され、またそ
の記録内容は外部クロックにより逐次的に読み出され
る。
【００２０】図３の電荷−時間変換回路７の差動ビット
線２７および２８は図２の基準電荷計数回路６のラッチ
回路１４と接続される。Ｑtotal の離散化値Ｎを得た後
に、基準となるスイッチト電流源と多相クロック生成回
路２４を同時にＯＮし、基準電流Ｉref を追加積分しな
がら差動ビット線の状態をレジスタ回路に記録する。ラ
ッチ回路１４の状態遷移までの追加積分時間がレジスタ
回路に連続した“１”あるいは“０”の並びとして記録
され、またその後段には反転後の状態が記録される。後
段の同期カウンタ回路３１は読み出しクロックに同期し
て電荷−時間変換回路７の出力を計数し、レジスタ回路
の末尾から連続して“１”あるいは“０”を保持するＤ
ＦＦ回路２５の数Ｍを得る。このカウンタ回路３１は図
１のデジタル・カウンタ回路９に相当する。
線２７および２８は図２の基準電荷計数回路６のラッチ
回路１４と接続される。Ｑtotal の離散化値Ｎを得た後
に、基準となるスイッチト電流源と多相クロック生成回
路２４を同時にＯＮし、基準電流Ｉref を追加積分しな
がら差動ビット線の状態をレジスタ回路に記録する。ラ
ッチ回路１４の状態遷移までの追加積分時間がレジスタ
回路に連続した“１”あるいは“０”の並びとして記録
され、またその後段には反転後の状態が記録される。後
段の同期カウンタ回路３１は読み出しクロックに同期し
て電荷−時間変換回路７の出力を計数し、レジスタ回路
の末尾から連続して“１”あるいは“０”を保持するＤ
ＦＦ回路２５の数Ｍを得る。このカウンタ回路３１は図
１のデジタル・カウンタ回路９に相当する。
【００２１】基準電流がＱstd ＝ｍＤＩref の関係にあ
るとき、ＭはＤＩref を単位としたＱr の離散化値を与
える。このときＱr ＝ＭＤＩref ＋Ｑ´r であり、Ｑ´
r （＜ＤＩref ）が量子化誤差となる。
るとき、ＭはＤＩref を単位としたＱr の離散化値を与
える。このときＱr ＝ＭＤＩref ＋Ｑ´r であり、Ｑ´
r （＜ＤＩref ）が量子化誤差となる。
【００２２】基準電荷計数回路６で得られた離散化値Ｎ
と、電荷−時間変換回路７で得られた離散化値Ｍから、
ｍ＝２k のとき加算結果は２k Ｎ＋Ｍとなる。バイナリ
デジタル表現は非同期カウンタ回路２２の下位をk ビッ
トとして同期カウンタ回路３１を接続して得られる。
と、電荷−時間変換回路７で得られた離散化値Ｍから、
ｍ＝２k のとき加算結果は２k Ｎ＋Ｍとなる。バイナリ
デジタル表現は非同期カウンタ回路２２の下位をk ビッ
トとして同期カウンタ回路３１を接続して得られる。
【００２３】このように、実施例１に記載のＰＷＭ信号
加算回路は複数のスイッチト電流源２を並列に１つの電
流バス３に接続し、２つの積分容量１０および１１で交
互に電流を積分する。この２つ積分容量１０および１１
は、一方が電流を積分する間にもう一方は放電し、積分
電圧が参照電圧Ｖref に達すると入れ替わるようにラッ
チ回路１４により制御されている。ラッチ回路１４の状
態遷移回数を後段の非同期カウンタ２２で計数すること
で、総積分電荷量の離散化値を得ることができる。ま
た、量子化誤差として積分容量１０および１１に残った
積分電荷を、基準電流Ｉref の追加積分により、その開
始から参照電圧に到達するまでの時間に変換すること
で、演算分解能を１桁向上できるという優れた効果を有
している。なお、実施例１の回路はＰＷＭ信号の加算の
みならず、一般のパルス信号を加算しバイナリデジタル
信号として出力するのにも利用できる。
加算回路は複数のスイッチト電流源２を並列に１つの電
流バス３に接続し、２つの積分容量１０および１１で交
互に電流を積分する。この２つ積分容量１０および１１
は、一方が電流を積分する間にもう一方は放電し、積分
電圧が参照電圧Ｖref に達すると入れ替わるようにラッ
チ回路１４により制御されている。ラッチ回路１４の状
態遷移回数を後段の非同期カウンタ２２で計数すること
で、総積分電荷量の離散化値を得ることができる。ま
た、量子化誤差として積分容量１０および１１に残った
積分電荷を、基準電流Ｉref の追加積分により、その開
始から参照電圧に到達するまでの時間に変換すること
で、演算分解能を１桁向上できるという優れた効果を有
している。なお、実施例１の回路はＰＷＭ信号の加算の
みならず、一般のパルス信号を加算しバイナリデジタル
信号として出力するのにも利用できる。
【００２４】(2) 実施例２ 図４に本発明を用いたＰ
ＷＭ信号積和演算回路を示す。この実施例においてはＰ
ＷＭ信号列にバイナリデジタル信号で表現した４ビット
整数列を乗じて加算することにより積和演算を行う。各
信号をベクトルの成分とすれば、ＰＷＭ信号ベクトルと
整数ベクトルの内積値が得られる。本回路の構成と動作
は実施例１（図１）に示したＰＷＭ信号加算回路と同様
であるが、４ビット重み付きスイッチト電流源３２と１
積分容量型の基準電荷計数回路３３を用いた点が異な
る。以下積和演算の方法および１積分容量型の基準電荷
計数回路３３の詳細を述べる。
ＷＭ信号積和演算回路を示す。この実施例においてはＰ
ＷＭ信号列にバイナリデジタル信号で表現した４ビット
整数列を乗じて加算することにより積和演算を行う。各
信号をベクトルの成分とすれば、ＰＷＭ信号ベクトルと
整数ベクトルの内積値が得られる。本回路の構成と動作
は実施例１（図１）に示したＰＷＭ信号加算回路と同様
であるが、４ビット重み付きスイッチト電流源３２と１
積分容量型の基準電荷計数回路３３を用いた点が異な
る。以下積和演算の方法および１積分容量型の基準電荷
計数回路３３の詳細を述べる。
【００２５】実施例２においては、ＰＷＭ信号と乗数の
４ビットバイナリ信号を、基準電流Ｉref に対して２i
（ｉ＝０，２，３）の重みを付けた４並列スイッチト電
流源３２に入力する。スイッチト電流源のスイッチのた
めに論理積回路３４を用いることで、４ビットバイナリ
信号のビット値が“１”と表現された電流源のみ選択的
にＰＷＭ信号を電流パルスに変換する。各ビットの重み
と対応する電流値の重みは等しく、これらの電流パルス
を基準電荷計数回路３３で容量積分して乗算結果を得
る。基準電荷計数回路３３の量子化誤差は後段の電荷−
時間変換回路３５で計測される。この電荷−時間変換回
路３５は実施例１の電荷−時間変換回路７と同様のもの
を使用できる。両信号列の乗算を各成分について連続し
て実行することにより、演算結果がカウンタ回路３６、
３７で加算され、積和演算結果がバイナリデジタル信号
で得られる。このように、実施例２に記載のＰＷＭ信号
積和演算回路を用いることにより、ＰＷＭ信号ベクトル
とバイナリデジタル信号で表現した整数ベクトルの内積
演算処理を容易に実行することができる。
４ビットバイナリ信号を、基準電流Ｉref に対して２i
（ｉ＝０，２，３）の重みを付けた４並列スイッチト電
流源３２に入力する。スイッチト電流源のスイッチのた
めに論理積回路３４を用いることで、４ビットバイナリ
信号のビット値が“１”と表現された電流源のみ選択的
にＰＷＭ信号を電流パルスに変換する。各ビットの重み
と対応する電流値の重みは等しく、これらの電流パルス
を基準電荷計数回路３３で容量積分して乗算結果を得
る。基準電荷計数回路３３の量子化誤差は後段の電荷−
時間変換回路３５で計測される。この電荷−時間変換回
路３５は実施例１の電荷−時間変換回路７と同様のもの
を使用できる。両信号列の乗算を各成分について連続し
て実行することにより、演算結果がカウンタ回路３６、
３７で加算され、積和演算結果がバイナリデジタル信号
で得られる。このように、実施例２に記載のＰＷＭ信号
積和演算回路を用いることにより、ＰＷＭ信号ベクトル
とバイナリデジタル信号で表現した整数ベクトルの内積
演算処理を容易に実行することができる。
【００２６】なお、かかる重みを付けた４並列スイッチ
ト電流源３２は、上記実施例１の２つの積分容量を有す
るＰＷＭ信号加算回路において用いられているスイッチ
ト電流源２の代りに使用することができるのはいうまで
もない。
ト電流源３２は、上記実施例１の２つの積分容量を有す
るＰＷＭ信号加算回路において用いられているスイッチ
ト電流源２の代りに使用することができるのはいうまで
もない。
【００２７】図５に実施例２で用いられる１積分容量型
基準電荷計数回路３３を示す。実施例１の基準電荷計数
回路６と本回路３３との相違点は、実施例１の電荷計数
回路６が電流パルスを前者が２つの積分容量１０および
１１で交互に積分するのに対し、実施例２の電荷計数回
路３５は１つの積分容量３８の上下電極３９または４０
をとおして交互に積分することである。この積分容量３
８の上下の電極３９および４０はそれぞれ共通電流バス
３に接続されている接続スイッチ４１および４２に接続
されている。さらに、上側電極３９は外部参照電位Ｖ
ref に接続されている接続スイッチ４３に接続し、下側
電極４０は接地電位に電荷を放電する接続スイッチ４４
と接続している。チョッパー型電圧比較回路４５および
４６は、外部参照電位Ｖref および上下電極３９および
４０にそれぞれ接続され、外部参照電圧Ｖref と積分容
量３８の積分電圧を比較する。この電圧比較回路４５お
よび４６からの出力により制御されるラッチ回路４７の
２つの遷位状態により、共通電流バス３の電流パルスを
上側電極３９をとおして積分（下側電極４０を接地）す
る場合と、下側電極４０をとおして積分（上側電極３９
を参照電位Ｖref に固定）する場合が、交互に繰り返さ
れる。電流積分は外部参照電圧Ｖref に基づいて定まる
基準電荷Ｖref ×Ｃ38（Ｃ38は積分容量３８の容量値）
を単位に離散化して行われる。
基準電荷計数回路３３を示す。実施例１の基準電荷計数
回路６と本回路３３との相違点は、実施例１の電荷計数
回路６が電流パルスを前者が２つの積分容量１０および
１１で交互に積分するのに対し、実施例２の電荷計数回
路３５は１つの積分容量３８の上下電極３９または４０
をとおして交互に積分することである。この積分容量３
８の上下の電極３９および４０はそれぞれ共通電流バス
３に接続されている接続スイッチ４１および４２に接続
されている。さらに、上側電極３９は外部参照電位Ｖ
ref に接続されている接続スイッチ４３に接続し、下側
電極４０は接地電位に電荷を放電する接続スイッチ４４
と接続している。チョッパー型電圧比較回路４５および
４６は、外部参照電位Ｖref および上下電極３９および
４０にそれぞれ接続され、外部参照電圧Ｖref と積分容
量３８の積分電圧を比較する。この電圧比較回路４５お
よび４６からの出力により制御されるラッチ回路４７の
２つの遷位状態により、共通電流バス３の電流パルスを
上側電極３９をとおして積分（下側電極４０を接地）す
る場合と、下側電極４０をとおして積分（上側電極３９
を参照電位Ｖref に固定）する場合が、交互に繰り返さ
れる。電流積分は外部参照電圧Ｖref に基づいて定まる
基準電荷Ｖref ×Ｃ38（Ｃ38は積分容量３８の容量値）
を単位に離散化して行われる。
【００２８】このように、実施例２の基準電荷計数回路
３３は１つの積分容量３８の両電極３９または４０をと
おして交互に電流を積分し、積分電圧が参照電圧に達す
ると入れ替わるようにラッチ回路４７により制御されて
いる。上面電極３９を参照電位に固定する場合、その直
前にその積分電圧は参照電位まで上昇しているため放電
電流は流れない。この後に下面電極４０をとおして入力
電流を積分すると、演算は積分容量３８の両電極間の電
位差を打ち消す方向、すなわち放電の方向に進行する。
再び上面電極をとおして積分する場合には、積分容量３
８の両電極間の電位差がゼロである状態で下面電極４０
を接地するため、積分容量に比べて十分に小さい寄生容
量に起因する僅かな放電電流しか流れない。すなわち、
放電時間がかからないために、１つの容量で連続的な積
分が可能となる。ラッチ回路４７の状態が遷移するとき
にパルス発生回路４８によりパルスを発生し、その回数
を後段の非同期カウンタ４９で計数することで、総積分
電荷量の離散化値を得る。実施例２の回路はＰＷＭ信号
の加算のみならず一般のパルス信号を加算してバイナリ
デジタル信号として出力するのにも利用できる。なお、
ここに記載された本発明に係る実施例は単なる一例であ
り、本発明の技術的範囲を逸脱せずに、種々の変形が可
能であることはいうまでもない。
３３は１つの積分容量３８の両電極３９または４０をと
おして交互に電流を積分し、積分電圧が参照電圧に達す
ると入れ替わるようにラッチ回路４７により制御されて
いる。上面電極３９を参照電位に固定する場合、その直
前にその積分電圧は参照電位まで上昇しているため放電
電流は流れない。この後に下面電極４０をとおして入力
電流を積分すると、演算は積分容量３８の両電極間の電
位差を打ち消す方向、すなわち放電の方向に進行する。
再び上面電極をとおして積分する場合には、積分容量３
８の両電極間の電位差がゼロである状態で下面電極４０
を接地するため、積分容量に比べて十分に小さい寄生容
量に起因する僅かな放電電流しか流れない。すなわち、
放電時間がかからないために、１つの容量で連続的な積
分が可能となる。ラッチ回路４７の状態が遷移するとき
にパルス発生回路４８によりパルスを発生し、その回数
を後段の非同期カウンタ４９で計数することで、総積分
電荷量の離散化値を得る。実施例２の回路はＰＷＭ信号
の加算のみならず一般のパルス信号を加算してバイナリ
デジタル信号として出力するのにも利用できる。なお、
ここに記載された本発明に係る実施例は単なる一例であ
り、本発明の技術的範囲を逸脱せずに、種々の変形が可
能であることはいうまでもない。
【００２９】
【発明の効果】この発明に係る並列演算回路によれば、
従来の多ビットバイナリデジタル信号並列演算回路に比
較して次のような効果を奏する。ＰＷＭ信号を用いたス
イッチト電流積分法により、従来のデジタル回路に比べ
て、並列積和演算の素子数を２桁以上低減することがで
き、しかも、演算あたりの消費電力を１〜２桁以上低減
できる。一定電荷を放電して積分電圧の上限を一定に抑
圧することで、６４入力以上の多入力の並列演算回路を
構成できる。さらに、積分電圧の上限を低く設定するこ
とができるので低電源電圧化が可能であり、消費エネル
ギーを大幅に削減できる。そして、将来のディープサブ
ミクロン時代の低電圧ＣＭＯＳデバイスを有効に利用
し、高性能、大容量で消費電力の少ない知能情報処理装
置や画像信号処理装置が実現できる。
従来の多ビットバイナリデジタル信号並列演算回路に比
較して次のような効果を奏する。ＰＷＭ信号を用いたス
イッチト電流積分法により、従来のデジタル回路に比べ
て、並列積和演算の素子数を２桁以上低減することがで
き、しかも、演算あたりの消費電力を１〜２桁以上低減
できる。一定電荷を放電して積分電圧の上限を一定に抑
圧することで、６４入力以上の多入力の並列演算回路を
構成できる。さらに、積分電圧の上限を低く設定するこ
とができるので低電源電圧化が可能であり、消費エネル
ギーを大幅に削減できる。そして、将来のディープサブ
ミクロン時代の低電圧ＣＭＯＳデバイスを有効に利用
し、高性能、大容量で消費電力の少ない知能情報処理装
置や画像信号処理装置が実現できる。
【図１】本発明に係る実施例１のパルス幅変調信号加算
回路を示す図である。
回路を示す図である。
【図２】図１のパルス幅変調信号加算回路に含まれる基
準電荷計数回路（ＣＰＣ1 ）を示す図である。
準電荷計数回路（ＣＰＣ1 ）を示す図である。
【図３】図１のパルス幅変調信号加算回路に含まれる電
荷−時間変換回路（ＣＴＣ）を示す図である。
荷−時間変換回路（ＣＴＣ）を示す図である。
【図４】本発明に係るパルス幅変調信号積和演算回路を
示す図である。
示す図である。
【図５】図４の１積分型基準電荷計数回路（ＣＰＣ2 ）
を示す図である。
を示す図である。
【図６】（ａ）パルス幅変調信号の波形を示す図であ
る。 （ｂ）パルス幅変調信号の演算原理を示す図である。 （ｃ）本発明による積分電圧の変化と出力パルスを示す
図である。
る。 （ｂ）パルス幅変調信号の演算原理を示す図である。 （ｃ）本発明による積分電圧の変化と出力パルスを示す
図である。
１ ＰＷＭ信号 ２ スイッチト電流源 ３ 電流バス ４ 容量 ５ 定電流源 ６ 基準電荷計数回路（ＣＰＣ1 ） ７ 電荷−時間変換回路（ＣＴＣ） ８、９ デジタル・カウンタ回路 １０、１１ 積分容量 １２、１３ チョッパー型電圧比較回路 １４ ラッチ回路 １５ パルス生成回路 １６、１７、１８、１９ 接続スイッチ ２０、２１ 正・反転出力端子 ２２ 非同期カウンタ回路 ２３ 遅延回路 ２４ 多相クロック生成回路 ２５ ＤＦＦ回路 ２６ レジスタ回路 ２７、２８ 差動ビット線 ２９、３０ ゲートトランジスタ ３１ カウンタ回路 ３２ スイッチト電流源 ３３ 基準電荷計数回路（ＣＰＣ2 ） ３４ 論理積回路 ３５ 電荷−時間変換回路（ＣＴＣ） ３６、３７ カウンタ回路 ３８ 積分容量 ３９ 積分容量の上側電極 ４０ 積分容量の下側電極 ４１、４２、４３、４４ 接続スイッチ ４５、４６ チョッパー型電圧比較回路 ４７ ラッチ回路 ４８ パルス生成回路 ４９ 非同期カウンタ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/161 H03M 1/50
Claims (6)
- 【請求項１】 電流バスと、 前記電流バスに互いに並列接続され、ハイレベルあるい
はローレベルとなる時間にアナログ情報を有する複数の
外部入力パルス信号に対応して電流パルスを生成する複
数のスイッチト電流源と、 前記電流バスに接続された前記電流パルスを積分して電
荷に変換する手段と、 前記積分された電荷が一定値に達する毎に、積分と並行
して、積分された電荷を放電するとともに1回計数する
ことにより第１のバイナリデジタル信号に変換し、積分
が終了した時に放電されずに残っている余剰電荷を第２
のバイナリデジタル信号に変換する手段とを具備するこ
とを特徴とするパルス変調演算回路。 - 【請求項２】 前記電荷に変換する手段は直列に接続さ
れた２つの容量を含み、 前記バイナリデジタル信号に変換する手段は、前記２つ
の容量のうち一方の容量が前記電流パルスを積分して電
荷に変換する間に他方の容量は電荷を放電し、一方の容
量の積分電圧が参照電圧に達すると前記２つの容量間で
電流パルスの積分と電荷の放電が入れ替わるように制御
する手段と、この入れ替え回数を計数する電荷計数手段
と、この電荷計数手段に接続され前記計数において前記
各容量に生じた余剰電荷を計測する電荷−時間変換手段
を含む請求項１に記載のパルス変調演算回路。 - 【請求項３】 前記電荷に変換する手段は第１および第
２の電極を有する１つの容量を含み、ここで、第１およ
び第２の電極はそれぞれ第１および第２の接続スイッチ
を介して前記電流バスに接続され、また第１の電極は第
３の接続スイッチを介して外部参照電位と接続され、第
２の電極は第４の接続スイッチを介して接地部と接続さ
れており、 前記バイナリデジタル信号に変換する手段は、第１の電
極が前記電流バスに接続され第２の電極が接地される状
態と第２の電極が電流バスに接続され第１の電極が外部
参照電位と接続される状態とを、一方の積分電圧が参照
電圧に達すると前記各接続スイッチにより交互に入れ替
えるように制御する手段と、この入れ替え回数を計数す
る電荷計数手段と、この電荷計数手段に接続され前記計
数において前記容量に生じた余剰電荷を計測する電荷−
時間変換手段を含む請求項１に記載のパルス変調演算回
路。 - 【請求項４】 前記外部入力信号はパルス幅変調信号で
あることを特徴とする請求項１乃至請求項３のいずれか
１項に記載のパルス変調演算回路。 - 【請求項５】 前記複数のスイッチト電流源は少なくと
も２つの外部入力信号の論理積信号を生成する手段によ
り制御されて電流パルスを生成するスイッチト電流源を
含むことを特徴とする請求項１乃至請求項４のいずれか
１項に記載のパルス変調演算回路。 - 【請求項６】 １の外部入力信号が複数のパルス幅変調
信号列であり他の外部入力信号がバイナリデジタル信号
で表現した複数ビット整数列であり、両信号列の乗算を
各成分について連続して実行し加算することにより積和
演算を行うことを特徴とする請求項５に記載のパルス変
調演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280497A JP3177636B2 (ja) | 1997-02-05 | 1997-02-05 | パルス変調演算回路 |
| DE69805120T DE69805120T2 (de) | 1997-02-05 | 1998-02-03 | Schaltung zur Verarbeitung von pulsbreitenmodulierten Signalen |
| EP98300765A EP0858162B1 (en) | 1997-02-05 | 1998-02-03 | Pulse modulation operation circuit |
| US09/018,837 US6157672A (en) | 1997-02-05 | 1998-02-04 | Pulse modulation operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280497A JP3177636B2 (ja) | 1997-02-05 | 1997-02-05 | パルス変調演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10222598A JPH10222598A (ja) | 1998-08-21 |
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Family
ID=12092881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02280497A Expired - Fee Related JP3177636B2 (ja) | 1997-02-05 | 1997-02-05 | パルス変調演算回路 |
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| Country | Link |
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| EP (1) | EP0858162B1 (ja) |
| JP (1) | JP3177636B2 (ja) |
| DE (1) | DE69805120T2 (ja) |
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| US8169212B2 (en) | 2006-03-02 | 2012-05-01 | Advantest (Singapore) Pte Ltd | Calibrating signals by time adjustment |
| KR100901694B1 (ko) | 2006-12-08 | 2009-06-08 | 한국전자통신연구원 | 전류모드 이중 적분형 변환장치 |
| US20180181181A1 (en) * | 2016-12-28 | 2018-06-28 | Hamilton Sundstrand Corporation | Differential current monitoring of multiple circuits |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4408166A (en) * | 1980-12-29 | 1983-10-04 | Altex Scientific, Inc. | Pulse width modulation decoder |
| BE1000934A7 (nl) * | 1987-09-30 | 1989-05-16 | Bell Telephone Mfg | Omvormingsinrichting. |
| DE4013087A1 (de) * | 1990-04-25 | 1991-10-31 | Dierk Bobzin | Verfahren zur pulsbreitenmodulation/demodulation, insbesondere zur aufzeichnung von videosignalen auf magnetische und optische datentraeger (parallelmodulator) |
| US5469101A (en) * | 1993-11-30 | 1995-11-21 | Hughes Aircraft Company | Analog signal selection and summing circuit having multiplexing capability |
| JP3177637B2 (ja) * | 1997-02-05 | 2001-06-18 | 広島大学長 | パルス幅変調演算回路 |
| US5901176A (en) * | 1997-04-29 | 1999-05-04 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
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- 1997-02-05 JP JP02280497A patent/JP3177636B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-03 DE DE69805120T patent/DE69805120T2/de not_active Expired - Fee Related
- 1998-02-03 EP EP98300765A patent/EP0858162B1/en not_active Expired - Lifetime
- 1998-02-04 US US09/018,837 patent/US6157672A/en not_active Expired - Fee Related
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| DE69805120T2 (de) | 2002-11-07 |
| JPH10222598A (ja) | 1998-08-21 |
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