JPH09259205A

JPH09259205A - 積和演算回路

Info

Publication number: JPH09259205A
Application number: JP8893196A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Kazunori Motohashi; 一則本橋
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】少ないハードウエア量で、積和演算を高速に
実行する。【解決手段】第１の入力データ列の各要素にそれぞれ
対応するアナログ電圧Ｘ_iが入力端子１₁〜１_nを介して
キャパシタンス切替回路１０₁〜１０_nに入力される。各
キャパシタンス切替回路１０_iには、第２の入力データ
列の各要素に対応するｍビットのデジタル制御信号Ａ_i
が入力され、該制御信号Ａ_iの各ビットａ_jはそれぞれ対
応するマルチプレクサ回路６_ijに入力される。マルチプ
レクサ回路６_ijにおいて、制御信号Ａ_iの各ビットａ_jの
値に応じて、対応するキャパシタンスＣ_ijが入力端子１
_iまたは基準電位Ｖ_STDに接続され、各キャパシタンス切
替回路１０_iからはそれぞれ入力されたアナログ電圧Ｘ_i
と制御信号Ａ_iとの積に対応する電圧が出力される。各
キャパシタンス切替回路１０_iの出力電圧は、フィード
バックキャパシタンスＣｆが接続された演算増幅器３に
並列に入力され、該演算増幅器３からこれら入力電圧の
和が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力信号
列とデジタルデータ列との対応する要素同士を乗算し、
それら乗算結果の和を出力する積和演算回路に関する。

【０００２】

【従来の技術】積和演算回路は、画像処理、デジタルフ
ィルタおよび相関検出処理など信号処理分野において広
く用いられている。一般に、演算回路としては、アナロ
グ演算回路とデジタル演算回路とがあるが、アナログ演
算回路による場合には通常必要とされる演算精度を得る
ことが困難であるため、デジタル演算回路が広く用いら
れている。

【０００３】図２にデジタル演算回路による積和演算回
路の一例を示す。この図において、１００は第１の入力
データ列Ｘ（ｘ₁、ｘ₂・・・ｘ_n）と第２の入力データ
列Ａ（ａ₁、ａ₂・・・ａ_n）の各要素が順次入力され、
対応する要素同士が乗算される乗算器、１１０は前記乗
算器１００の出力とアキュムレータ１２０の出力を入力
とする加算器、１２０は前記加算器１１０の出力が格納
されるアキュムレータであり、その出力は積和演算結果
として外部に出力されるとともに、前記加算器１１０の
一方の入力に接続されている。

【０００４】このように構成された演算回路において、
まず、第１の入力データ列Ｘの第１番目のデータｘ₁と
第２の入力データ列Ａの第１番目のデータａ₁とが乗算
器１００において乗算され、演算結果であるｘ₁・ａ₁が
加算器１１０に入力される。初期状態においてはアキュ
ムレータ１２０の内容は０とされているため、加算器１
１０の他方の入力からは０が入力され、加算器１１０か
らはｘ₁・ａ₁が出力され、アキュムレータ１２０に格納
される。続いて、乗算器１００において第２番目のデー
タａ₂とｘ₂との乗算が行なわれ、そのａ₂・ｘ₂が加算器
１１０に出力される。このとき、加算器１１０の他方の
入力からはａ₁・ｘ₁が入力され、加算器１１０からはａ
₁・ｘ₁＋ａ₂・ｘ₂が出力され、アキュムレータ１２０に
格納される。以下、同様にして順次乗算と累算が行なわ
れ、アキュムレータ１２０に、最終的にΣ（ａ_i・ｘ_i）
（ｉ＝１〜ｎ）が得られることとなる。

【０００５】従来のデジタル積和演算回路は、このよう
に構成されているので、それぞれｎ個の要素からなる２
つのデータ列の各要素間の積和演算を実行するために
は、ｎ回の乗算とｎ−１回の加算を実行することが必要
であり、多くの計算時間を必要としていた。また、信号
処理の場合には、入力される信号のうちの一方がアナロ
グ信号である場合が多く、デジタル演算回路を用いて積
和演算を実行するためには、予めアナログ入力信号をデ
ジタル信号に変換しておくことが必要であった。

【０００６】ところで、本出願人は、アナログ信号とデ
ジタルデータとを高速に高精度で演算することができ、
かつ、消費電力の少ないニューロ演算回路を既に提案し
ている。このニューロ演算回路はキャパシタンスの比を
利用するものであるが、キャパシタンスの大きさは半導
体基板上に形成される導体の面積により決定され、該導
体の面積の比は高精度に制御することが可能であるた
め、精度のよい演算回路を実現することができる。ま
た、電圧のみで駆動されるために低消費電力のものとす
ることができる。

【０００７】このようなニューロ演算回路について図３
を参照して説明する。図３の（ａ）はこのニューロ演算
回路の基本構成を示す図である。この図において、１１
は入力端子、１２は出力端子である。また、１３は演算
増幅器であり、後述するように奇数段直列に接続された
ＣＭＯＳインバータなどにより構成されている。そし
て、前記入力端子１１と前記演算増幅器１３の入力側と
の間には入力キャパシタンスＣ１が接続されており、前
記演算増幅器１３の入力側と基準電位Ｖ_STDに接続され
る端子１４との間にはキャパシタンスＣ２が接続されて
おり、さらに、前記演算増幅器１３の入力側と出力側と
の間にはフィードバックキャパシタンスＣｆが接続され
ている。

【０００８】このように構成された回路において、前記
入力端子１１に入力される入力電圧をＶｉ、出力端子１
２に得られる出力電圧をＶoutとする。また、前記演算
増幅器１３の電圧増幅率は非常に大きいためこの演算増
幅器１３の入力側のＢ点における電圧はほぼ一定の値と
なり、このＢ点の電圧をＶｂとする。このＢ点はキャパ
シタンスＣ１、Ｃ２、Ｃｆの電極と前記演算増幅器３の
初段のＣＭＯＳインバータのゲート電極に接続されフロ
ーティング状態となっており、初期状態において各キャ
パシタンスに蓄積されている電荷が０であるとすると、
入力電圧を印加した後であっても電荷保存則により前記
Ｂ点を基準としてみた各キャパシタンスに蓄積される電
荷の総量は０となる。したがって、次の電荷保存式
（１）が成立する。

【数１】

【０００９】ここで、前記Ｂ点の電圧Ｖｂを演算増幅器
１３に印加される電源電圧の１／２とするとダイナミッ
クレンジを最も大きくとることができるため、前記電圧
Ｖｂは、通常、演算増幅器１３に印加される電源電圧が
＋Ｖddと接地電位であるときにはＶｂ＝（１／２）Ｖd
d、演算増幅器１３が＋Ｖddと−Ｖddの正負両電源によ
り駆動される場合にはＶｂ＝０となるように設定され
る。また、前記基準電位Ｖ_STDは、通常、接地電位（Ｖ
_STD＝０）あるいは前記演算増幅器１３の駆動電圧の１
／２の電圧（Ｖ_STD＝（１／２）Ｖdd）に設定される。

【００１０】まず、前記基準電位Ｖ_STDを接地電位とし
たときについて検討すると、前記（１）式は次の（２）
式のようになる。

【数２】ここで、キャパシタンスＣ１とＣ２の容量の和を前記フ
ィードバックキャパシタンスＣｆの容量と等しい大きさ
（Ｃｆ＝Ｃ１＋Ｃ２）に設定してあるものとし、前記Ｂ
点の電圧Ｖｂ＝（１／２）Ｖddであるとすると、上記
（２）式より、次の（３）式が導出される。

【数３】

【００１１】したがって、電源電圧Ｖddをオフセット電
圧として、入力電圧Ｖｉの（−Ｃ１／Ｃｆ）倍の電圧が
出力端子から出力されることとなる。すなわち、この回
路により、入力電圧Ｖｉとキャパシタンス比（Ｃ１／Ｃ
ｆ）との乗算を実行することができる。

【００１２】また、前記基準電位Ｖ_STDを（１／２）Ｖd
d（＝Ｖｂ）に設定したときには、前記（１）式は次の
（４）式のようになる。

【数４】この（４）式より次の（５）式が得られる。

【数５】

【００１３】ここで、入力電圧Ｖｉおよび出力電圧Ｖou
tを電圧Ｖｂを基準とする電圧に置き換え、Ｖ’ｉ＝Ｖ
ｉ−Ｖｂ、Ｖ’out＝Ｖout−Ｖｂとすると、前記（５）
式は、次の（６）式となる。

【数６】したがって、入力電圧Ｖ’ｉの（−Ｃ１／Ｃｆ）倍の出
力電圧Ｖ’outを得ることができる。すなわち、この場
合にも入力電圧Ｖ’ｉとキャパシタンス比（Ｃ１／Ｃ
ｆ）との乗算を実行することができる。なお、この場合
には、前述の場合のようなＣ１＋Ｃ２＝Ｃｆという条件
は必要とされない。

【００１４】図３の（ｂ）はこのニューロ乗算回路の具
体的な回路構成の一例を示すものである。説明の煩雑さ
を避けるために、図３の（ａ）と同一の構成要素には同
一の番号を付してその説明を省略することとする。１
５、１６および１７はＣＭＯＳインバータ、１８および
１９は抵抗、２０はキャパシタンスである。この図に示
すように、インバータの出力がハイレベルからローレベ
ルあるいはローレベルからハイレベルに遷移する部分を
利用して、インバータを演算増幅器として使用してい
る。なお、直列に接続されるインバータの段数は３段に
限られることはなく、個々の場合に応じて任意に決定す
ることができるが、段数が少ない場合には所定の利得が
得られない場合があり、また、段数が多くなると伝搬遅
延時間が大きくなって発振が生じやすくなる。

【００１５】また、抵抗１８、１９およびキャパシタン
ス２０は、いずれも、発振を防止するために設けられて
いるものであり、抵抗１８、１９により増幅器のゲイン
を制限し、また、キャパシタンス２０により位相調整を
している。これにより、高周波域まで安定して動作させ
ることが可能となる。

【００１６】前述の（３）式または（６）式に示したよ
うに、出力電圧Ｖoutは入力電圧Ｖｉの（Ｃ１／Ｃｆ）
倍に対応する電圧となる。したがって、入力電圧Ｖｉと
して第１の入力データＸに対応するアナログ電圧を印加
し、入力キャパシタンスＣ１の大きさを第２の入力デー
タＡを制御信号として変化させることにより、第１の入
力データＸと第２の入力データＡの積に対応する出力電
圧Ｖoutを得ることできる。

【００１７】このようなニューロ乗算回路において乗数
を可変とするためには、前記入力キャパシタンスＣ１
（およびキャパシタンスＣ２）の大きさを制御信号によ
り変化させることが必要である。図４に、このようなキ
ャパシタンスの大きさを変更するためのキャパシタンス
切替回路の構成例を示す。なお、この例は、アナログ入
力信号と４ビットのデジタルデータを乗算させるように
した場合を示しており、このキャパシタンス切替回路を
前述した図３におけるキャパシタンスＣ１およびＣ２と
置き換えることにより、乗数可変のニューロ乗算回路を
実現することができる。

【００１８】図４において、１１は前述した入力端子で
あり、この端子１１に入力電圧Ｖｉが印加される。Ｂは
前述した演算増幅器１３の入力側の点である。また、
Ｃ₁、Ｃ₂、Ｃ₃およびＣ₄はキャパシタンスであり、これ
らの容量は、Ｃ₄＝２Ｃ₃＝４Ｃ₂＝８Ｃ₁、および、Ｃ₁
＋Ｃ₂＋Ｃ₃＋Ｃ₄＝Ｃｆという関係を満たすようになさ
れている。

【００１９】そして、入力端子１１と各キャパシタンス
Ｃ₁、Ｃ₂、Ｃ₃およびＣ₄との間には、それぞれ、ｎ型Ｍ
ＯＳＦＥＴ２１、２２、２３および２４が挿入されてお
り、また、各キャパシタンスＣ₁〜Ｃ₄と前記ｎ型ＭＯＳ
ＦＥＴ２１〜２４との各接続点と基準電位（この場合に
は接地電位）との間には、それぞれ、ｐ型ＭＯＳＦＥＴ
２５、２６、２７および２８が接続されている。そし
て、前記ＦＥＴ２１および２５のゲートには４ビットか
らなる制御信号Ａの第０ビットａ₀が、ＦＥＴ２２およ
び２６のゲートには第１ビットａ₁が、ＦＥＴ２３およ
び２７のゲートには第２ビットａ₂が、ＦＥＴ２４およ
び２８のゲートには第３ビットａ₃がそれぞれ入力され
ている。すなわち、これらＦＥＴ２１〜２８は制御信号
ａ₀〜ａ₃により開閉制御されるアナログスイッチとされ
ている。

【００２０】このような構成において、４ビットの制御
信号Ａの各ビットａ₀〜ａ₃の「１」または「０」に応じ
て、それに接続されているｎ型ＭＯＳＦＥＴまたはｐ型
ＭＯＳＦＥＴのいずれか一方が導通されることとなり、
各キャパシタンスＣ₁〜Ｃ₄は、制御信号の対応するビッ
トの値に応じて、入力端子１１あるいは基準電位に接続
されることとなる。したがって、制御信号Ａに応じて、
入力端子に接続されるキャパシタンスの大きさおよび基
準電位に接続されるキャパシタンスの大きさが切り換え
られ、前述したニューロ乗算回路の出力端子１２には、
入力電圧Ｖｉと制御信号により決定されるキャパシタン
スの容量の積に対応する出力電圧Ｖoutが出力されるこ
ととなる。

【００２１】なお、上述した構成例は基準電位Ｖ_STDを
接地電位とした場合についてのものであるが、基準電位
を電源電圧Ｖddの１／２とした場合についても同様に構
成することができる。この場合には前述したようにＣ₁
＋Ｃ₂＋Ｃ₃＋Ｃ₄＝Ｃｆという条件が不要となるので、
より簡単な構成とすることができる。

【００２２】図５にこのニューロ乗算回路を使用して構
成された従来の積和演算回路の構成例を示す。この図に
おいて、８₁、８₂・・・８_nはいずれも前述したニュー
ロ乗算回路である。なお、この図においては、前記図４
に記載したキャパシタンス切替回路を簡略化して記載し
ていることに注意されたい。また、９は前記各ニューロ
乗算回路８₁〜８_nの出力を加算するためのニューロ加算
回路である。このニューロ加算回路は、前述したニュー
ロ乗算回路と同様に動作するものであり、複数個の同一
の容量を有する入力キャパシタＣ₀を介して入力される
複数の入力電圧の和に対応する出力電圧を出力するもの
である。なお、ｎ・Ｃ₀＝Ｃｆとなされている。

【００２３】前記ニューロ乗算回路８₁には第１の入力
データ列Ｘの第１番目のデータに対応するアナログ電圧
Ｘ₁が入力電圧として印加され、また、制御信号として
第２のデータ列Ａの第１番目のデータＡ₁（ａ₁₁〜ａ_1m
のｍビット）が入力されている。また、ニューロ乗算回
路８₂には、第１の入力データ列Ｘの第２番目の要素に
対応するアナログ電圧Ｘ₂が入力電圧として印加され、
また、制御信号として第２のデータ列Ａの第２番目のデ
ータＡ₂（ａ₂₁〜ａ_2mのｍビット）が入力されている。
同様に、ニューロ乗算回路８₃〜８_nには、それぞれ、第
１の入力信号列Ｘの対応する信号が入力電圧として印加
され、第２のデータ列Ａの対応する順位のデータが制御
信号として印加されている。そして、各ニューロ乗算回
路８₁〜８_nにおいて、各入力電圧と制御信号との乗算が
並行して実行され、各ニューロ乗算回路８₁〜８_nの出力
端子には、それぞれの乗算の結果である出力電圧Ｖ₈₁〜
Ｖ_8nが得られることとなる。この演算時間は、各項の乗
算を並列に実行しているため、１つの項の乗算時間と等
しく、実質的に演算増幅器１３における伝搬遅延時間に
すぎない。

【００２４】このようにして、各ニューロ乗算回路８₁
〜８_nから出力される各項の乗算結果は、ニューロ加算
回路９に並列に入力される。このニューロ加算回路９に
おいて、各ニューロ乗算回路８₁〜８_nから入力される乗
算結果Ｖ₈₁〜Ｖ_8nが加算され、積和演算結果Ｖoutがニ
ューロ加算回路９の出力端子に出力される。このニュー
ロ加算回路９における加算に要する時間も、実質的に演
算増幅器１３における伝搬遅延時間に等しいものとな
る。

【００２５】

【発明が解決しようとする課題】上述したニューロ演算
回路を使用した積和演算回路によれば、積和演算を高速
に実行することが可能となるが、この積和演算回路は全
体としてｎ＋１個の演算増幅器を使用しており、ハード
ウエア量が多いものとなっていた。

【００２６】そこで、本発明は、多くのハードウエアを
必要とすることなく、高速に積和演算を実行することが
できる積和演算回路を提供することを目的としている。

【００２７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の積和演算回路は、それぞれｎ個（ｎは正の
整数）の要素を有する第１のデータ列と第２のデータ列
との積和演算を実行する積和演算回路であって、ｎ個の
キャパシタンス切替え回路と、前記ｎ個のキャパシタン
ス切替え回路の出力が並列に印加される１個の演算増幅
器と、該演算増幅器の入力側と出力側との間に接続され
たフィードバックキャパシタンスとを有し、前記ｎ個の
キャパシタンス切替え回路は、それぞれ、前記第１の入
力データ列における当該要素に対応するアナログ電圧が
印加される第１の入力端子と、前記第２の入力データ列
における当該要素に対応するｍビット（ｍは正の整数）
のデジタルデータが入力される第２の入力端子と、ｍ個
のマルチプレクサ回路と、前記ｍ個のマルチプレクサ回
路の出力にそれぞれ接続されたｍ個のキャパシタンスと
を備え、前記ｍ個のマルチプレクサ回路は、それぞれ、
前記第１の入力端子と前記キャパシタンスとの間に挿入
された第１のアナログスイッチと、前記キャパシタンス
と基準電位との間に挿入された第２のアナログスイッチ
とを備え、前記第２の入力端子から入力されるｍビット
のデジタルデータのうちの対応するビットが前記第１お
よび第２のアナログスイッチに制御信号として印加され
るように構成されており、前記ｍ個のキャパシタンス
は、その容量が対応する前記第２の入力データのビット
重みに応じた大きさとされているものである。また、前
記キャパシタンスは半導体集積回路上に形成されている
ものである。

【００２８】第２の入力データ列の各要素にそれぞれ対
応するデジタルデータに応じた容量のキャパシタンスを
介して、該第１の入力データ列の各要素にそれぞれ対応
するアナログ電圧を加算しているので、第１の入力デー
タ列の各要素に対応するアナログデータと第２の入力デ
ータ列に対応するデジタルデータの乗算および加算をを
並列に実行でき、かつ、使用する演算増幅器を１個にす
ることができる。

【００２９】

【発明の実施の形態】図１に本発明の積和演算回路の一
実施の形態を示す。この図において、１₁、１₂・・・１
_nは、第１の入力データ列Ｘの各要素であるアナログ電
圧Ｘ₁〜Ｘ_nがそれぞれ入力される入力端子、２は積和演
算結果に対応するアナログ出力電圧Ｖoutが出力される
出力端子、４は基準電位に接続される基準電位端子、５
₁、５₂・・・５_nは第２の入力データ列Ａの各要素であ
る制御データＡ₁、Ａ₂・・・Ａ_nが供給される制御デー
タ入力端子である。この制御データＡ₁、Ａ₂・・・Ａ_n
は、それぞれｍビットのデジタルデータとされており、
その各ビットをａ_ij（１≦ｉ≦ｎ、１≦ｊ≦ｍ、以下同
じ）と表すこととする。６₁₁〜６_nmはそれぞれマルチプ
レクサ回路であり、その詳細については後述する。

【００３０】Ｃ₁₁〜Ｃ_nmはキャパシタンスであり、それ
らの一端は、それぞれ、前記各マルチプレクサ回路６_ij
の出力側に接続されており、他端は共通に接続されて演
算増幅器３の入力に接続されている。そして、前記入力
端子１₁に接続されているマルチプレクサ６₁₁〜６_1mお
よびキャパシタンスＣ₁₁〜Ｃ_1mにより第１のキャパシタ
ンス切替回路１０₁が構成され、前記入力端子１₂に接続
されているマルチプレクサ６₂₁〜６_2mおよびキャパシタ
ンスＣ₂₁〜Ｃ_2mにより第２のキャパシタンス切替回路１
０₂が構成され、以下同様にして、入力端子１_nに接続さ
れているマルチプレクサ６_n1〜６_nmおよびキャパシタン
スＣ_n1〜Ｃ_nmにより第ｎのキャパシタンス切替回路１０
_nが構成されている。なお、これら各キャパシタンス
は、半導体基板上に形成されている。

【００３１】３は演算増幅器であり、その入力側には各
キャパシタンス切替回路１０₁〜１０_nからの出力が並列
に接続されている。この演算増幅器３は、図３（ｂ）に
ついて説明したように、奇数段、例えば３段、直列に接
続されたＣＭＯＳインバータにより実現されている。こ
の演算増幅器３の出力と入力との間にはフィードバック
キャパシタンスＣｆが接続されている。また、２は前記
演算増幅器３の出力側に接続された出力端子である。

【００３２】各マルチプレクサ回路６_ijの構成を図１の
（ｂ）に示す。この図に示すように、各マルチプレクサ
回路６_ijは、前記アナログ入力電圧Ｘ_iが印加される入
力端子１_iに接続される端子７１、前記基準電位端子２
に接続される端子７２、前記第２の入力データである制
御信号Ａ_iの第ｊビットａ_ijが印加される制御信号端子
７３および対応するキャパシタンスＣ_ijに接続される端
子７４、ｎ型ＭＯＳＦＥＴ７５およびｐ型ＭＯＳＦＥＴ
７６からなっている。これらＭＯＳＦＥＴ７５および７
６はアナログスイッチとして動作し、端子７３に印加さ
れる制御データａ_ijがハイレベルであるときに、ｎ型Ｍ
ＯＳＦＥＴ７５が導通し、ｐ型ＭＯＳＦＥＴ７６が非導
通となって、端子７４に接続されているキャパシタンス
Ｃ_ijが入力端子Ｘ_iに接続される。逆に、端子７３に印
加される制御データａ_ijがローレベルであるときには、
ｎ型ＭＯＳＦＥＴ７５が非導通となり、ｐ型ＭＯＳＦＥ
Ｔ７６が導通状態となって、キャパシタンスＣ_ijが端子
７２を介して基準電位に接続されることとなる。なお、
このアナログスイッチの構成は図示したものに限られる
ことはなく、例えばＣＭＯＳのトランスミッションゲー
トとすることができる。

【００３３】また、前記各キャパシタンスＣ₁₁〜Ｃ_nmの
大きさは、それに接続されている制御データＡ_i（ａ₀〜
ａ_m）のビット重みに応じた容量比を有するようになさ
れている。すなわち、

【数７】さらに、各キャパシタンス切替回路１０₁〜１０_n中のそ
れぞれ対応するキャパシタンスの大きさはすべて等しく
されている。すなわち、Ｃ₁₁＝Ｃ₂₁＝・・・＝Ｃ_ン1とさ
れている。

【００３４】このように構成された回路において、前述
した場合と同様に、初期状態においては全てのキャパシ
タンスに蓄積されている電荷は０であるようになされて
いる。したがって、電荷保存則により次式が成立する。
なお、前述の場合と同様に、演算増幅器３の入力側の点
Ｂの電位をＶｂとし、かつＶｂ＝（１／２）Ｖddとなる
ように設定されているものとする。

【数８】ここで、制御データａ_ijは「０」あるいは「１」のいず
れかの値をとるデジタルデータである。

【００３５】まず、基準電位Ｖ_STDが接地電位とされ
（Ｖ_STD＝０）、次の（９）式のように全キャパシタン
スＣ_ijの容量の合計がフィードバックキャパシタンスＣ
ｆの容量と等しくなるようになされている場合について
検討する。

【数９】この場合には、前記（８）式は次の（１０）式のように
なる。

【数１０】

【００３６】ここで、前記（７）式に示すようにＣ_ij＝
２^j-1Ｃ_i1であり、また、前記（９）式の関係を用いる
ことにより、前記（１０）式から次の（１１）式を導出
することができる。

【数１１】したがって、この回路によりアナログ入力電圧Ｘ_iと制
御データＡ_iとの積和演算を実行することができること
がわかる。

【００３７】次に、基準電位Ｖ_STDが（１／２）Ｖdd
（＝Ｖｂ）に設定されている場合について検討する。こ
の場合には、前記（８）式より次の（１２）式が導出さ
れる。

【数１２】

【００３８】ここで、各電圧をＶｂを基準とする電圧に
置き換えて、入力電圧をＸ’_i＝Ｘ_i−Ｖｂ、出力電圧を
Ｖ’out＝Ｖout−Ｖｂとする。そして、全キャパシタン
スＣ_ijの容量の合計がフィードバックキャパシタンスＣ
ｆの容量と等しくされており、前記（９）式の関係が成
立するものとすると、上記（１２）式は次のように表わ
される。

【数１３】このようにして、電圧Ｖｂを基準とした入力電圧Ｘ’_i
と制御データＡ_iとの積和演算を実行することができ
る。

【００３９】また、前記（９）式の関係が成立していな
い場合には、前記（１２）式は次式のように変形され
る。

【数１４】ここで、前述のようにＣ₁₁＝Ｃ₂₁＝・・・＝Ｃ_n1であ
るから、上記（１４）式は次の（１５）式のように表す
ことができる。

【数１５】したがって、この場合にも同様に入力電圧Ｘ’_iと制御
データＡ_iとの積和演算が実行される。

【００４０】以上説明したように、本発明の回路により
積和演算を実行することができる。なお、この演算に要
する時間は、実質的に演算増幅器６における伝搬遅延時
間程度にすぎない。また、電圧のみで駆動されているた
めに消費される電力は非常に少ないものとなる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
１個の演算増幅器を使用するのみで、積和演算を高速に
実行することができる積和演算回路を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明の積和演算回路の一実施の形態を示す
図である。

【図２】従来のデジタル方式の積和演算回路を示す図
である。

【図３】ニューロ乗算回路を説明するための図であ
る。

【図４】キャパシタンス切替回路の図である。

【図５】ニューロ乗算回路を使用した従来の積和演算
回路構成図である。

【符号の説明】

１₁〜１_n、１１入力端子２、１２出力端子３、１３演算増幅器４、１４基準電位端子５₁〜５_n 制御信号入力端子６₁₁〜６_nm マルチプレクサ回路８₁〜８_n ニューロ乗算回路９ニューロ加算回路１０₁〜１０_n キャパシタンス切替回路１５、１６、１７ＣＭＯＳインバータ１８、１９抵抗２０キャパシタンス２１、２２、２３、２４、７５ｎ型ＭＯＳＦＥＴ２５、２６、２７、２８、７６ｐ型ＭＯＳＦＥＴ７１、７２、７３、７４端子１００乗算器１１０加算器１２０アキュムレータ

Claims

【特許請求の範囲】

【請求項１】それぞれｎ個（ｎは正の整数）の要素を
有する第１のデータ列と第２のデータ列との積和演算を
実行する積和演算回路であって、ｎ個のキャパシタンス切替え回路と、前記ｎ個のキャパシタンス切替え回路の出力が並列に印
加される１個の演算増幅器と、該演算増幅器の入力側と出力側との間に接続されたフィ
ードバックキャパシタンスとを有し、前記ｎ個のキャパシタンス切替え回路は、それぞれ、前記第１の入力データ列における当該要素に対応するア
ナログ電圧が印加される第１の入力端子と、前記第２の入力データ列における当該要素に対応するｍ
ビット（ｍは正の整数）のデジタルデータが入力される
第２の入力端子と、ｍ個のマルチプレクサ回路と、前記ｍ個のマルチプレクサ回路の出力にそれぞれ接続さ
れたｍ個のキャパシタンスとを備え、前記ｍ個のマルチプレクサ回路は、それぞれ、前記第１の入力端子と前記キャパシタンスとの間に挿入
された第１のアナログスイッチと、前記キャパシタンスと基準電位との間に挿入された第２
のアナログスイッチとを備え、前記第２の入力端子から入力されるｍビットのデジタル
データのうちの対応するビットが前記第１および第２の
アナログスイッチに制御信号として印加されるように構
成されており、前記ｍ個のキャパシタンスは、その容量が対応する前記
第２の入力データのビット重みに応じた大きさとされて
いることを特徴とする積和演算回路。
【請求項２】前記キャパシタンスは半導体基板上に形
成されていることを特徴とする請求項１記載の積和演算
回路。