JPH0450631B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スイツチドキヤパシタ乗算回路に関
し、特に一方の入力にアナログ信号が、他方の入
力に多値信号が加えられ、かつスイツチドキヤパ
シタ回路で構成された２入力乗算回路に関するも
のである。

〔発明の背景〕

従来使用されている乗算器の１つとして、トラ
ンジスタ等と非線形特性を利用したものがある。
例えばトライオード領域で動作するモストランジ
スタのドレイン電圧V_D1、ゲート電圧V_G1とドレ
イン電流I_D1の間には I_D1＝B₁／２〔（V_G1−V_th1）V_D1−V_D1 ²／２〕 …… なる関係がある。ここでB₁、V_to1はモストランジ
スタによつてきまる定数である。今、V_GI、V_D1
を２つのアナログ入力と考え、同様と特性を持つ
もう一つのモストランジスタのゲード電圧V_G2＝
０としてV_D2＝V_D1とおけば I_D2＝B₂／２〔（−V_th2）V_D1−V_D1 ²／２〕 …… となる。ここでB₁B₂ V_th1V_th2とすればI_D1と
I_D2の差は以下のようにV_G1・V_D1の積に比例し、 ΔI_D＝B₁／２・V_G1・V_D1 アナログ乗算器が実現される。

しかし、この乗算器では、非線形素子のバラツ
キによる出力の誤差、あるいは入力の信号振幅に
依存する非線形誤差が完全に除去できないため、
高精度の演算が不可能である。

また、従来と乗算器の他の例として、スイツチ
ドキヤパシタを用いた乗算器がある。

第１図は、従来のスイツイドキヤパシタ乗算器
の構成図である。

第１図において、６はデコーダ、１２は演算増
幅器、８−１〜８−４はMOSFETで構成される
スイツチ、７−１〜７−２はアンド・ゲート、９
は反転増幅器、１０，１１はキヤパシタ、１３は
オア・ゲートである。

入力端子１に加えられるアナログ信号は、直接
スイツチ８−１を介するか、あるいいは反転増幅
器９、スイツチ８−２を介して、入力キヤパシタ
１０に取り込まれる。

入力端子３，４からは、スイツチの取り込みタ
イミングを定める２相クロツク信号が加えられ、
この２相クロツクは乗算周期と同じ周期を持ち、
互いにハイレベルでオーバーラツプしない、いわ
ゆる２組ノンオーバーラツプ・クロツクである。
スイツチ８−１，８−２の動作時間は、入力端子
４に加えられたクロツクによりアンド・ゲート７
−１，７−２が同時に開かれるので、スイツチ動
作も同期している。

続いて、入力端子３に加えられたクロツクによ
り、スイツチ８−３がオンするため、キヤパシタ
１０に蓄積されていた電荷は、演算増幅器１２を
介し、あらかじめスイツチ８−４によりリセツト
されている出力キヤパシタ１１に蓄積される。す
なわち、出力キヤパシタ１１には、 V₀＝V₁×（±C₁／C₂） ……(1) で表わされる電圧V_putが蓄積され、その値が出力
端子５に出力される。なお、上式(1)において、
C₁は入力キヤパシタ１０の容量、C₂は出力キヤ
パシタ１１の容量である。したがつてC₁＝C₂に
設定すれば、第１図の回路はアナログ信号とデー
タ（±１の乗算器として動作する。入力端子２に
は、３値データ（すなわち＋１、−１、０）が入
力され、アナログ入力信号と乗算されるデータの
１つが指定される。これらの３値データはデーコ
ーダ６により“＋１”、“−１”、“０”に変換さ
れ、“＋１”のときアンド・ゲート７−２を開い
て入力キヤパシタ１０アナログ入力信号と“＋
１”を乗算した値の電荷を蓄え、“−１”のとき
アンド・ゲート７−１を開いて入力キヤパシタ１
０にアナログ入力信号と“−１”を乗算した値の
電荷を畜える。また、３値データが“０”のとき
には、オア・ゲート１３を開いてリセツト・スイ
ツチ８−４をオンさせることにより、出力キヤパ
シタ１１を放電させて、出力端子５にアース電位
を出力させる。

第１の乗算回路における第１の問題点は、スイ
ツチ８−１〜８−４がオンする際に生ずるクロツ
クのフイードスルーによる誤差が、データが“±
１”のときと“０”のときとで異なるため、高精
度の乗算が不可能となる点である。

第２図は、第１図の問題点を説明する図であ
る。

例えば、スイツチ８−３のフイードスルーにつ
いて考えてみると、第１図に示したように、デー
タが“０”のときには、スイツチ８−３がオンす
る際にリセツト・スイツチ８−４がオン状態であ
るため、フイードスルーによる誤差がない。すな
わち、アナログ入力信号電圧V₁と“０”の乗算
結果は正確に“０”となる。次に、データが“＋
１”のときには、第２図ａに示すように、キヤパ
シタ１０に蓄積された電荷は、リセツト・スイツ
チ８−４がオフ状態であるため、フイードスルー
に対応した誤差が出力キヤパシタ１１に充電され
る。したがつて、データが“＋１”のとき、出力
端子５に得られる乗算結果は、V₁×（＋１）＋ΔV
となる。ここで、ΔVはフイードスルーによる誤
差電圧である。次に、データが“−１”のときに
は、第２図ｂに示すように、反転増幅器９を通し
てキヤパシタ１０に蓄積された電荷は、やはりリ
セツト・スイツチ８−４がオフ状態であるため、
フイードスルーに対応した誤差が出力キヤパシタ
１１に充電され、出力端子５にはV₁×（−１）＋
ΔVの乗算結果が得られる。

フイードスルーの原理は、第２図ｃに示すよう
に、スイツチ８−３，８−１等に浮遊的なキヤパ
スタC₀が付加されているため、スイツチ８−３，
８−１のゲートに第２図ｄのイで示すパルスが加
わるごとに、上記浮遊的キヤパシタC₀によるク
ロストークの分だけ流れ込み、第２図ｄのロに示
すように、これが定常的に増加していくことにも
とづいている。また、反転増幅器９のオフセツト
電圧による誤差も、乗算器と精度を低下させる。

もし、これらの誤差電圧ΔVがデータによらず
に常に一定であれば、演算増幅器１２のオフセツ
ト電圧として簡単にキヤンセルできるが、第１図
の回路では、第２図で説明したように、キヤンセ
ルすべき量がデータごとに異なつているため、こ
の誤差を取り除くことはきわめて困難である。

〔発明の目的〕

本発明の目的は、このような従来の問題点を改
善し、アナログ信号と多値信号の積をとる場合
に、多値信号の値によつて生ずるフイードスルー
による誤差および増幅器のオフセツトによる誤差
をなくし、高精度の演算結果を得ることができる
スイツチドキヤパシタ乗算回路を提供することに
ある。

〔発明の概要〕

上記目的を達成するため、本発明のスイツチド
キヤパシタ乗算回路は、多値データと２相クロツ
クにしたがい、第１とアナログ・スイツチを駆動
してアナログ信号を入力キヤパシタに蓄え、蓄え
られた信号を第２のアナログ・スイツチを介して
演算増幅器に付加された出力キヤパシタに転送
し、該信号を出力するスイツチドキヤパシタ乗算
回路において、上記入力キヤパシタの両電極をア
ース電位に接続する第３、第４のアナログ・スイ
ツチと、多値データと２相クロツクから上記第１
〜第４のアナログ・スイツチの駆動信号を作成す
る組み合わせ論理回路とを有し、多値データが
“０”のときも、上記入力キヤパシタをアース電
位に放電した後、多値データが“０”以外のとき
と同一のタイミングで出力する特徴がある。

〔発明の実施例〕

第３図は、本発明の一実施例を示すスイツチド
キヤパシタ乗算回路の構成図であり、第４図は第
３図における動作タイムチヤートである。

第３図において、７は組み合わせ論理回路、６
はデコーダ、１２は演算増幅器、８−４〜８−８
はMOSFETで構成されたスイツチ、１０，１１
はキヤパシタである。

第３図に示す乗算回路では、入力キヤパシタ１
０をスイツチ８−６，８−８の間に挿入し、デー
タにかかわりなく一定のフイードスルーにすると
ともに、反転増幅器９を除いてオフセツトによる
誤差も除いている。また、組み合わせ論理回路７
により、データ（＋１、−１、０）をスイツチ８
−５，８−６を動作させる時間φ₁₁、φ₁₂に変換し
て、入力キヤパシタ１０へのアナログ入力信号の
充放電を制御している。

先ず、入力端子１に加えられたアナログ信号
は、データ入力端子２に加えられたデータが“＋
１”のときには、スイツチ８−５，８−８がオン
し、一旦入力キヤパシタ１０に取り込まれ、その
後、スイツチ８−６，８−７がオンして出力キヤ
パシタ１１に充電される。次に、データが“−
１”のときには、直接スイツチ８−５，８−７が
オンし、入力キヤパシタ１０を介して出力キヤパ
シタ１１に充電される。最後に、データが“０”
のときには、初めにスイツチ８−６，８−８がオ
ンし、入力キヤパシタ１０の電荷をリセツトした
後、スイツチ８−６，８−７がオンして出力キヤ
パシタ１１に転送される。

このようにして、第３図の乗算回路では、次式
の演算が行われる。

V₀＝V₁×（±C₁／C₂、Ｏ） ……(2) なお、V₀は出力電圧、V₁はアナログ入力電圧
であり、C₁、C₂は各々入力キヤパシタ１０、出
力キヤパシタ１１の容量値である。上式(2)で、
C₁＝C₂と置けば、本実施例はアナログ信号と３
値データ（＋１、−１、０）の乗算器として動作
する。

第４図に示すタイムチヤートにおいて、φ₀₁、
φ₀₂は演算速度に等しいノンオーバーラツプの２
相クロツクであつて、これらのクロツクは入力端
子３，４にそれぞれ加えられる。また、Ｘ、Ｙ
は、３値信号にしたがつて符号化された２ビツト
のデイジタル信号であり、これは入力端子２に加
えられる。デイジタル信号Ｘ、Ｙの符号化規則は
特に制限はないが、本実施例の場合には、第３図
に示すデコーダ６により、３値信号が“＋１”の
ときＸ＝１、Ｙ＝０、３値信号が“−１”のとき
Ｘ＝０、Ｙ＝１、３値信号が“０”のとき、Ｘ＝
Ｙ＝０に変換される。また、φ₀₁、φ₀₂およびＸ、
Ｙは、第３図に示す組み合わせ論理回路７により
スイツチ８−５，８−６の駆動信号φ₁₁、φ₁₂に変
換される。組み合わせ論理回路７の論理式は次の
とおりである。

φ₁₁＝Ｘ・φ₀₂＋Ｙ・φ₀₁ φ₁₂・φ₀₂＋・φ₀₁ ……(3) クロツクφ₁₁、φ₁₂は、アナログ・スイツチ８−
５，８−６を駆動する。例えば、Ｘ＝１、Ｙ＝０
（すなわち、３値信号が“１”に対応）のときに
は、クロツク周期の前半でスイツチ８−５、後半
でスイツチ８−６がそれぞれオンし、入力キヤパ
シタ１０には、アナログ入力電圧をV₁とすると
次の値の電荷Ｑが充電される。

Ｑ＝C₁V₁ ……(4) この電荷Ｑは、次にアナログ・スイツチ８−
６，８−７がオンして、出力キヤパシタ１１に転
送され、出力端子５に現われる。出力端子５の出
力電圧V₀は、次式で表わされる。

V₀／₊₁＝（C₁／C₂）・V₁ ……(5) いま、C₁／C₂＝１とすれば、出力電圧V₀はア
ナログ信号V₁と３値データ“＋１”の乗算を行
つたことになる。同じようにして、３値信号が
“−１”、あるいは“０”のときには出力電圧V₀
はそれぞれ次のようになる。

V₀／_-1＝（−C₁／C₂）・V₁ ……(6) V₀／₀＝０ ……(7) 以上の式(5)、(6)、(7)は、クロツク・フイード・
スルーによる誤差を無視した場合であるが、この
誤差を含めると式(5)、(6)、(7)はそれぞれ次式(8)、
(9)、(10)のように表わされる。

V₀／₊₁＝（C₁／C₂）・V₁＋ΔV ……(8) V₀／_-1＝（−C₁／C₂）・V₁＋ΔV ……(9) V₀／₀＝０＋ΔV ……(10) 上式(8)〜(10)におけるΔVは、クロツク・フイー
ド・スルーによる演算誤差である。

第４図に示すV₀は、入力アナログ信号V₁が第
４図の太線のように変化したときの出力電圧値を
示すものである。

第５図，第６図および第７図は、第３図におけ
る入力キヤパシタの状態を示す図であつて、前式
(8)、(9)、(10)におけるクロツク・フイード・スルー
による誤差ΔVは、いずれも全く同一値であるこ
とを、第５図〜第７図により説明する。

第５図ａは、３値データが“＋１”のときの
φ₀₂オン時の入力キヤパシタ１０およびアナロ
グ・スイツチ８−５，８−８の薄価回路である。
すなわち、φ₀₂がオンのときには、スイツチ８−
５，８−８，８−４のゲート電圧がハイレベルと
なるので、入力キヤパシタ１０の両端のスイツチ
８−５，８−８がオンして、キヤパシタ１０の左
側電極は低インピーダンス、右側の下部電極はア
ース電位に接続される。第５図〜第７図におい
て、黒矢印は低インピーダンスに接続され、白矢
印は高インピーダンスに接続されることを、それ
ぞれ示している。

次に、第５図ｂは、φ₀₁がオン時を示したもの
で、キヤパシタ１０の左側の下部電極は低インピ
ーダンス、右側の上部電極は演算増幅器１２の入
力に接続される。すなわち、φ₀₁がオンのときに
は、アナログ・スイツチ８−６，８−７のゲート
電圧がハイレベルになるので、両スイツチ８−
６，８−７がオンして第５図ｂの状態となる。

さらに、第５図ｃは、φ₀₁がオフとなつた瞬間
を示したもので、φ₀₂がオンするまでの間、キヤ
パシタ１０の両電極は開放される。すなわち、
φ₀₁、φ₀₂がオフとなつている瞬間では、どのアナ
ログ・スイツチもオンしないので、キヤパシタ１
０は電荷を充電または放電する回路がなくなる。

第６図ａは、３値データが“−１”の場合、
φ₀₂オン時の入力キヤパシタ１０およびアナロ
グ・スイツチ８−６，８−８の等価回路である。
すなわち、φ₀₂がオンのときには、スイツチ８−
６，８−８のゲート電圧がハイレベルとなるの
で、入力キヤパシタ１０の両側電極はスイツチ８
−６，８−８がともオンにして低インピーダン
ス、つまりアース電圧に接続される。次に、第６
図ｂでは、φ₀₁がオンするとき、アナログ・スイ
ツチ８−５，８−７がオンするので、キヤパシタ
１０の左側の上部電極は低インピーダンスに接続
され、右側の上部電極は演算増幅器１２の入力に
接続される。

また、第６図ｃでは、φ₀₁、φ₀₂ともオフのと
き、どのアナログ・スイツチもオンしないで、キ
ヤパシタ１０の両側電極は開放される。

第７図ａは、３値データが“０”の場合、φ₀₂
オン時の入力キヤパシタ１０およびアナログ・ス
イツチ８−６，８−８の等価回路である。φ₀₂が
オンのときには、アナログ・スイツチ８−６，８
−８がオンするので、キヤンパシタ１０の両側電
極はいずれも低インピーダンス、つまりアース電
位に接続される。第７図ｂはφ₀₁がオンのときで
あり、このときにはスイツチ８−６，８−７がオ
ンするため、キヤパシタ１０の左側の下部電極は
低インピーダンスに、右側の上部電極は演算増幅
器１２の入力に接続される。第７図ｃは、φ₀₁、
φ₀₂がいずれもオフの状態であり、いずれのスイ
ツチもオフであるため、キヤパシタ１０の両側電
極は開放される。

以上、第５図〜第７図に３値データ（＋１、−
１、０）の各状態を示したが、これらの図から明
らかなように、３値データのどの値のときも、等
価回路は全く同じ回路で表わされる。このことか
ら、クロツク・フイード・スルーにより流れ出る
電荷量は、３値データに無関係に一定となること
がわかる。これらの電荷量は、演算増幅器１２の
オフセツト電圧と考えることができるため、簡単
にフイードスルーによる演算誤差を取り除くこと
ができる。

第８図は、本発明の他の実施例を示すスイツチ
ドキヤパシタ乗算回路の構成図である。

第８図は、積和回路を示すもので、第３図に示
す実施例回路の論理部および入力キヤパシタ、ア
ナログ・スイツチを複数個（図ではＮ個）並列に
配置し、Ｎ個のアナログ信号とＮ個の３値信号の
積和をとる回路である。

第８図に示すように、アナログ・スイツチ８−
１，８−２，８−３、出力キヤパシタ１１および
演算増幅器１２を、複数個の乗算回路７−１〜７
−Ｎに共用することができ、かつ複数個の入力キ
ヤパシタ１０−１〜１０−Ｎに充電された電荷を
ワイヤード・オア論理により加算することができ
るので、使用される回路、部品は少なくてすむ。

そして、第８図の回路においても、第３図の回
路と同じように、すべてのクロツク・フイード・
スルーが同一であるため、オフセツト・キヤンセ
ル回路１５を付加することにより、誤差分を相殺
することができ、高精度の積和回路が実現でき
る。オフセツト・キヤンセル回路１５としては、
種々の回路が知られているが、最も簡単な回路で
は、演算増幅器１２の入力端子にあらかじめ入力
換算オフセツト電圧ΔVを打ち消すための直流電
圧を加えるだけのものがある。この直流電圧は、
直流電源電圧とアース間に、可変抵抗を接続した
ものでもよい。

このように、第３図および第８図に示す各実施
例の回路では、いずれもデータに依存しない一定
のフイードスルーとなり、このキヤンセルが簡単
となる。また、従来の回路で用いられた反転増幅
器を用いないため、このオフセツトによる誤差も
なく、かつすべてストレー・フリー型のキヤパシ
タ構成となつているため、スイツチ、配線等に付
加される浮遊容量による誤差も生じない。

発明の効果 以上説明したように、本発明によれば、アナロ
グ信号と多値信号の積をとる場合、多値信号の値
によつて生ずるフイードスルーにもとづく誤差
や、増幅器のオフセツトによる誤差を除去できる
ので、高精度の乗算結果を得ることができる。

【図面の簡単な説明】

第１図は従来のスイツチドキヤパシタ乗算器の
構成図、第２図は第１図における問題点を説明す
る図、第３図は本発明の一実施例を示すスイツチ
ドキヤパシタ乗算回路の構成図、第４図は第３図
の動作タイムチヤート、第５図、第６図および第
７図はそれぞれ第３図における入力キヤパシタの
状態を示す等価回路図、第８図は本発明の他の実
施例を示すスイツチドキヤパシタ積和回路の構成
図である。 １：アナログ信号入力端子、２：多値データ入
力端子、３，４：２相オーバーラツプ・クロツク
用入力端子、５：出力端子、６：デコーダ、７：
組み合わせ論理回路、８−１〜８〜８：アナロ
グ・スイツチ、９：反転増幅器、１０：入力キヤ
パシタ、１１：出力キヤパシタ、１２：演算増幅
器、１３：インバータ、１５：オフセツト・キヤ
ンセル回路。

Claims (1)

1. 【特許請求の範囲】 １ 所定の周波数をもち、互いに位相が異なる２
   つの基準クロツク信号に応じて、入力信号と多値
   信号との電圧積を出力するためのスイツチドキヤ
   パシタ乗算回路であつて、一端が第１、第２のス
   イツチを介して、それぞれ上記入力信号の入力線
   と所定の基準電位とに接続され、他端が上記基準
   クロツク信号に応じて選択的にオン・オフ制御さ
   れる第３、第４のスイツチを介して、それぞれ演
   算増幅器と上記基準電位とに接続される入力キヤ
   パシタと、上記多値信号と上記基準クロツクとに
   応じて、上記第１、第２のスイツチを選択的にオ
   ン・オフ制御する論理回路とを備え、該論理回路
   は、上記多値信号が所定の基準レベルのとき、上
   記入力キヤパシタが、上記第２、第４のスイツチ
   を介して上記基準電位に接続された後に、上記第
   ３のスイツチを介して上記演算増幅器に接続され
   るよう制御することを特徴とするスイツチドキヤ
   パシタ乗算回路。 ２ 前記演算増幅器は、前記入力キヤパシタに前
   記第３スイツチを介して接続される第１入力端
   と、前記基準電位に接続された第２入力端と、乗
   算結果を出力するための出力線とを有し、上記第
   １入力端と上記出力端との間には、前記入力キヤ
   パシタと所定の容量比にある出力キヤパシタと前
   記第２の基準クロツクに応じて該出力キヤパシタ
   の電荷を放電するための第５スイツチとを並列接
   続されるよう配置することを特徴とする特許請求
   の範囲第１項記載のスイツチドキヤパシタ乗算回
   路。