JPS62138060A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS62138060A JPS62138060A JP27950685A JP27950685A JPS62138060A JP S62138060 A JPS62138060 A JP S62138060A JP 27950685 A JP27950685 A JP 27950685A JP 27950685 A JP27950685 A JP 27950685A JP S62138060 A JPS62138060 A JP S62138060A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型トランジスタを用いた昇圧回路に関
するものである。
するものである。
従来の技術
従来の昇圧回路は、たとえば第２図の昇圧回路構成のも
のが知られている。この回路は、ドレイン電極とゲート
電極とを共に第１の回路動作用定電源ｖＤ２に接続し、
ソース電極を出力部に接続したＭＯ３型トランジスタＱ
６と、ドレイン電極を出力部ｖＯＵＴ２に、ゲート電極
を入力部ｖＸＮＰ□にそれぞれ接続し、ソース電極を接
地したＭＯ３型トランジスタＱ６と、ドレイン電極とゲ
ート電極とを共に結合容量Ｃ２を介してパルス源２に接
続し、ソース電極を出力部Ｖ。ＵＴ□に接続したＭＯ８
型トランジスタＱ７と、ドレイン電極を第２の回路動作
用定電圧源ｖｋ１２に接続し、ゲート電極を出力部Ｖ。
のが知られている。この回路は、ドレイン電極とゲート
電極とを共に第１の回路動作用定電源ｖＤ２に接続し、
ソース電極を出力部に接続したＭＯ３型トランジスタＱ
６と、ドレイン電極を出力部ｖＯＵＴ２に、ゲート電極
を入力部ｖＸＮＰ□にそれぞれ接続し、ソース電極を接
地したＭＯ３型トランジスタＱ６と、ドレイン電極とゲ
ート電極とを共に結合容量Ｃ２を介してパルス源２に接
続し、ソース電極を出力部Ｖ。ＵＴ□に接続したＭＯ８
型トランジスタＱ７と、ドレイン電極を第２の回路動作
用定電圧源ｖｋ１２に接続し、ゲート電極を出力部Ｖ。
Ｕア２に接続し、ソース電極を前記ＭＯＳ型トランジス
タＱ７のドレイン電極およびゲート電極に接続したＭＯ
３型トランジスタＱ８とによって構成されている。この
昇圧回路によると、入力部ｖＩＮＰ２に対し、ＭＯ３型
トランジスタＱ６をオフ状態にする信号を印加した場合
、出力部Ｖ。１，２の電圧は、第１の回路動作用電圧源
の電圧をｖＩ、２としたとき、ｖ、２からＭＯ３型トラ
ンジスタＱ５のしきい値ｖＴおよび基板バイアス効果電
圧△Ｖ、を差し引いた値、すなわち、ＶＤ２ （ｖＴ
＋△ｖ、）なる関係式で表わさ扛るものとなる。
タＱ７のドレイン電極およびゲート電極に接続したＭＯ
３型トランジスタＱ８とによって構成されている。この
昇圧回路によると、入力部ｖＩＮＰ２に対し、ＭＯ３型
トランジスタＱ６をオフ状態にする信号を印加した場合
、出力部Ｖ。１，２の電圧は、第１の回路動作用電圧源
の電圧をｖＩ、２としたとき、ｖ、２からＭＯ３型トラ
ンジスタＱ５のしきい値ｖＴおよび基板バイアス効果電
圧△Ｖ、を差し引いた値、すなわち、ＶＤ２ （ｖＴ
＋△ｖ、）なる関係式で表わさ扛るものとなる。
ここで半導体集積回路内で製造さ扛るＭＯ８型トランジ
スタは各特性がほぼ等しいことから、第２図中の各ＭＯ
３型トランジスタのしきい値電圧Ｖ、ばそれぞ扛等しい
とし、基板バイアス効果電圧ΔＶア に関しても同様と
する。
スタは各特性がほぼ等しいことから、第２図中の各ＭＯ
３型トランジスタのしきい値電圧Ｖ、ばそれぞ扛等しい
とし、基板バイアス効果電圧ΔＶア に関しても同様と
する。
このとき、ＭＯ８型トランジスタＱ８はオン状態となり
、そのソース電極の電圧ｖ２は、 ＭＯ８型トランジ、
ｔ、 タＱ ｓ ｆ介して’／、２−（’／Ｔ＋ΔＶＴ
）−（ｖ、４−△ｖ、）、−ｒなわち、ＶＤ２−２ （
Ｖ、＋△Ｖ、 ）まで充電される。つぎに、パルス源２
を振＠ｖＰで・・イレベルにすると、結合容量Ｃ２を介
してＭＯ３型トランジスタＱ８のソース電圧ｖ２ は上
昇し、ＶＤ−２（ＶＴ＋ΔＶ、 ）十ｖ、とナル。コノ
ときＭＯ３型トランジスタＱ７はオン状態になり、出力
部Ｖ。（Ｊ、２は、ＭＯＳ型トランジスタＱ了のゲート
電圧ｖ２ より、その１〜きい値電圧Ｖ、と基板バイ
アス効果電圧△ｖＴだけ低いｖ、２−３（Ｖア」−八Ｖ
Ｔ） ＋ Ｖ、となる。つづいて、パルス源２をロウレ
ベルにすると結合容量Ｃ２を介してＭＯ３型トランジス
タＱ８のソース電圧ｖ２ は低下し、ＭＯ３型ｌ・ラ
ンジスタＱ了はオフ状態になる。ここでＭＯ５型トラン
ジスタＱ８のゲート電圧Ｖ。ＵＴ２ば、Ｖ、２＋Ｖ、
−３（ＶＴ＋△ＶＴ） テあ６（７）ｆ、パルス源２を
ロウレベルに下げた瞬間、結合容量Ｃ２を介して一度低
下したＭＯ３型トランジスタＱ８のソース電圧ｖ２ は
、第２の回路動作用定電圧源ｖＭ２からＭＯ３型トラン
ジスタＱ８を介して充電され、ｙ、２−４−ｖ、−４（
Ｖ、＋△ＶＴ） ｉテ上昇する。したがってパルス源２
からの１サイクルのクロックパルス入力によって出力電
圧Ｖ。ＩＪＴ２はＶ、−２（Ｖ、＋Δｖ、）だけ昇圧さ
扛ることになる。さらに、パルス源２からクロックパル
スが入力されることによって出力部Ｖ。Ｉ７，２の昇圧
が繰り返され、ｎサイクル目のクロックがハイレベル時
の出力部およびＭＯ３型トランジスタＱ８のソース電圧
ｖ２はそ扛ぞれ、Ｖ、２＋ｎ （Ｖ、 −２（ｖＴ＋Δ
ｖＴ））−（ｖ、＋△ｖ、）、ｖＤ２＋ｎ（Ｖ、−２（
Ｖ、＋△Ｖ、））となる。
、そのソース電極の電圧ｖ２は、 ＭＯ８型トランジ、
ｔ、 タＱ ｓ ｆ介して’／、２−（’／Ｔ＋ΔＶＴ
）−（ｖ、４−△ｖ、）、−ｒなわち、ＶＤ２−２ （
Ｖ、＋△Ｖ、 ）まで充電される。つぎに、パルス源２
を振＠ｖＰで・・イレベルにすると、結合容量Ｃ２を介
してＭＯ３型トランジスタＱ８のソース電圧ｖ２ は上
昇し、ＶＤ−２（ＶＴ＋ΔＶ、 ）十ｖ、とナル。コノ
ときＭＯ３型トランジスタＱ７はオン状態になり、出力
部Ｖ。（Ｊ、２は、ＭＯＳ型トランジスタＱ了のゲート
電圧ｖ２ より、その１〜きい値電圧Ｖ、と基板バイ
アス効果電圧△ｖＴだけ低いｖ、２−３（Ｖア」−八Ｖ
Ｔ） ＋ Ｖ、となる。つづいて、パルス源２をロウレ
ベルにすると結合容量Ｃ２を介してＭＯ３型トランジス
タＱ８のソース電圧ｖ２ は低下し、ＭＯ３型ｌ・ラ
ンジスタＱ了はオフ状態になる。ここでＭＯ５型トラン
ジスタＱ８のゲート電圧Ｖ。ＵＴ２ば、Ｖ、２＋Ｖ、
−３（ＶＴ＋△ＶＴ） テあ６（７）ｆ、パルス源２を
ロウレベルに下げた瞬間、結合容量Ｃ２を介して一度低
下したＭＯ３型トランジスタＱ８のソース電圧ｖ２ は
、第２の回路動作用定電圧源ｖＭ２からＭＯ３型トラン
ジスタＱ８を介して充電され、ｙ、２−４−ｖ、−４（
Ｖ、＋△ＶＴ） ｉテ上昇する。したがってパルス源２
からの１サイクルのクロックパルス入力によって出力電
圧Ｖ。ＩＪＴ２はＶ、−２（Ｖ、＋Δｖ、）だけ昇圧さ
扛ることになる。さらに、パルス源２からクロックパル
スが入力されることによって出力部Ｖ。Ｉ７，２の昇圧
が繰り返され、ｎサイクル目のクロックがハイレベル時
の出力部およびＭＯ３型トランジスタＱ８のソース電圧
ｖ２はそ扛ぞれ、Ｖ、２＋ｎ （Ｖ、 −２（ｖＴ＋Δ
ｖＴ））−（ｖ、＋△ｖ、）、ｖＤ２＋ｎ（Ｖ、−２（
Ｖ、＋△Ｖ、））となる。
ここで第２の回路動作用定電圧をｖＭ２とすると、出力
部Ｖ。［１７２が次々と昇圧されＶ。ｔ、７２ΣｖＭ２
−４−（ｖＴ＋△ｙＴ）となった時、ＭＯ３型トランジ
スタＱ８はオン状態となり電流はＭＯ５型トランジスタ
Ｑ８のソース電極ｖ２から第２の回路動作用定電圧源ｖ
Ｍ２へ流れ込む。このとき、結合容量０２を介してパル
ス入力さｎてもＭＯ３ｐ）ランジスタＱ８のソース電圧
Ｖ２１ｔｆ：、 Ｖ。、、 ＋ （Ｖ、 十、、ｓ Ｖ
、 ）以上には上昇せず、この状態で昇圧動作は飽和に
達する。したがって、入力部ｖＩＮＰ２にＭＯ８型トラ
ンジスタＱ６をオフ状態にする信号を印加することによ
って出力部にばＶＭ２ ＋（”ｒ＋△Ｖア）の電圧が出
力される。
部Ｖ。［１７２が次々と昇圧されＶ。ｔ、７２ΣｖＭ２
−４−（ｖＴ＋△ｙＴ）となった時、ＭＯ３型トランジ
スタＱ８はオン状態となり電流はＭＯ５型トランジスタ
Ｑ８のソース電極ｖ２から第２の回路動作用定電圧源ｖ
Ｍ２へ流れ込む。このとき、結合容量０２を介してパル
ス入力さｎてもＭＯ３ｐ）ランジスタＱ８のソース電圧
Ｖ２１ｔｆ：、 Ｖ。、、 ＋ （Ｖ、 十、、ｓ Ｖ
、 ）以上には上昇せず、この状態で昇圧動作は飽和に
達する。したがって、入力部ｖＩＮＰ２にＭＯ８型トラ
ンジスタＱ６をオフ状態にする信号を印加することによ
って出力部にばＶＭ２ ＋（”ｒ＋△Ｖア）の電圧が出
力される。
つぎに、入力部ｖｔｌｌＰ□にＭＯ５型トランジスタＱ
６をオン状態にする信号を印加した場合、出力部Ｖ。１
，２はＭＯ３型トランジスタＱ６を介して接地電圧にな
りＭＯ３型トランジスタＱ８はオフ状態になる。
６をオン状態にする信号を印加した場合、出力部Ｖ。１
，２はＭＯ３型トランジスタＱ６を介して接地電圧にな
りＭＯ３型トランジスタＱ８はオフ状態になる。
発明が解決しようとする問題点
前述したように第２図示の回路構成において入力部ｖＸ
ＮＰ２にＭＯ３型トランジスタＱ６をオン状態にする電
圧を印加した場合、出力部Ｖ。ＩｊＴ２は接地電圧とな
り、ＭＯ８型トランジスタＱ８はオフ状態になる。この
ときＭＯ５型トランジスタＱ８のソース電圧ｖ２はフロ
ーティング状態にあり、ＭＯ５型トランジスタＱ７のし
きい値電圧Ｖ、以下の任意の電圧にある。ここでパルス
源２を振幅Ｖ、でノ・イレベルにすると、ＭＯ５型トラ
ンジスタＱ８のソース電圧ｖ２は結合容量Ｃ２を介して
上昇するが、その電圧ｖ２がＭＯ３型トランジスタＱ７
のしきい値電圧ｖＴ以上になると、このＭＯ３型トラン
ジスタＱ７はオン状態になるのでＭＯ３型トランジスタ
Ｑ８のソース電圧ｖ２ はしきい値電圧ｖＴになる。
ＮＰ２にＭＯ３型トランジスタＱ６をオン状態にする電
圧を印加した場合、出力部Ｖ。ＩｊＴ２は接地電圧とな
り、ＭＯ８型トランジスタＱ８はオフ状態になる。この
ときＭＯ５型トランジスタＱ８のソース電圧ｖ２はフロ
ーティング状態にあり、ＭＯ５型トランジスタＱ７のし
きい値電圧Ｖ、以下の任意の電圧にある。ここでパルス
源２を振幅Ｖ、でノ・イレベルにすると、ＭＯ５型トラ
ンジスタＱ８のソース電圧ｖ２は結合容量Ｃ２を介して
上昇するが、その電圧ｖ２がＭＯ３型トランジスタＱ７
のしきい値電圧ｖＴ以上になると、このＭＯ３型トラン
ジスタＱ７はオン状態になるのでＭＯ３型トランジスタ
Ｑ８のソース電圧ｖ２ はしきい値電圧ｖＴになる。
つづいてパルス源２を振幅Ｖ、でロウレベルにすると、
ＭＯ８型トランジスタＱ８のソース電圧ｖ２ハ、結合容
量Ｃ２を介シテ低下（７、ｖ、 ＞ ｖＴの場合ソース
電圧ｖ２は負の電圧に塘で低下させらｎ、る。い捷、Ｐ
型基板上のＮチャネルＭＯ８型トランジスタを考えた場
合、ＭＯ３型トランジスタＱ８のソース電圧ｖ２が負電
圧になると、同ＭＯＳ型トランジスタＱ８のソース電極
とＰ型基板との間は順方向の電位関係になり、基板から
ソース電極へ電流が流れ込むことになる。このことは、
基板電圧を変動させる原因となり、同一基板上につくら
れている他の回路の誤動作をまねく要因となる：、また
、ウェル構造で製造される半導体［口１路の場合、基板
から電極へ電流が流れ込むことは、ランチアンプ現象を
引き起こし、正常な回路動作をそこなうばかりか、素子
破壊の原因にもなる。
ＭＯ８型トランジスタＱ８のソース電圧ｖ２ハ、結合容
量Ｃ２を介シテ低下（７、ｖ、 ＞ ｖＴの場合ソース
電圧ｖ２は負の電圧に塘で低下させらｎ、る。い捷、Ｐ
型基板上のＮチャネルＭＯ８型トランジスタを考えた場
合、ＭＯ３型トランジスタＱ８のソース電圧ｖ２が負電
圧になると、同ＭＯＳ型トランジスタＱ８のソース電極
とＰ型基板との間は順方向の電位関係になり、基板から
ソース電極へ電流が流れ込むことになる。このことは、
基板電圧を変動させる原因となり、同一基板上につくら
れている他の回路の誤動作をまねく要因となる：、また
、ウェル構造で製造される半導体［口１路の場合、基板
から電極へ電流が流れ込むことは、ランチアンプ現象を
引き起こし、正常な回路動作をそこなうばかりか、素子
破壊の原因にもなる。
本発明は、前記従来の昇圧回路の問題点を解決するもの
で、基板電圧の変動を引き起こす要因のない、安定に機
能する昇圧回路の提供を目的とするものである。
で、基板電圧の変動を引き起こす要因のない、安定に機
能する昇圧回路の提供を目的とするものである。
問題点を解決するための手段
本発明は、ドレイン電極とゲート電極を共に第１の回路
動作用定電圧源に接続し、ソース電（５全納合容量を介
してバ・レス源（ζ接続した第１のＭＯＳ型トランジス
タと、ドレイン電極とゲート電ｂＲｋ共（て前記第１の
ＭＯＳ型トランジスタのソース電極シこ接続し、ソース
電極を出力部に接続した第２のＭＯＳ型トランジスタと
、ドレイン電極を出力部に、ゲート電極を人力部にそれ
ぞれ接続し、ソース電極を接地した第３のＭＯＳ型トラ
ンジスタと、ドレイン電極を第２の回路動作用定電圧源
に接続し７、ゲート電画を出力部に接続し、ソース電極
を前記第１のＭＯＳ型トランジスタのソ・−スミ極に接
続した第４のＭＯ３型トランジスタとを備えた昇圧回路
である。
動作用定電圧源に接続し、ソース電（５全納合容量を介
してバ・レス源（ζ接続した第１のＭＯＳ型トランジス
タと、ドレイン電極とゲート電ｂＲｋ共（て前記第１の
ＭＯＳ型トランジスタのソース電極シこ接続し、ソース
電極を出力部に接続した第２のＭＯＳ型トランジスタと
、ドレイン電極を出力部に、ゲート電極を人力部にそれ
ぞれ接続し、ソース電極を接地した第３のＭＯＳ型トラ
ンジスタと、ドレイン電極を第２の回路動作用定電圧源
に接続し７、ゲート電画を出力部に接続し、ソース電極
を前記第１のＭＯＳ型トランジスタのソ・−スミ極に接
続した第４のＭＯ３型トランジスタとを備えた昇圧回路
である。
作用
この昇圧回路によると昇圧回路を構成しているＭＯＳ型
トランジスタのいずれの電極電圧も回路動作中に、半導
体集積回路の基板電位よりも低くなることがない。した
がって、ＭＯＳ型トランジスタのいずれかの電極電圧が
基板電位よりも低くなることに起因とし、同一基板上に
構成された論理回路の誤動作を招くような基板電位の変
動を排除でき、安定に動作する昇圧回路が得られる。
トランジスタのいずれの電極電圧も回路動作中に、半導
体集積回路の基板電位よりも低くなることがない。した
がって、ＭＯＳ型トランジスタのいずれかの電極電圧が
基板電位よりも低くなることに起因とし、同一基板上に
構成された論理回路の誤動作を招くような基板電位の変
動を排除でき、安定に動作する昇圧回路が得られる。
実施例
第１図は、本発明の一実施例における昇圧回路の回路構
成図を示すものである。
成図を示すものである。
ドレイン電極とゲート電極を共に第１の回路動作用定電
圧源ｖＤｊに接続し、ソース電極を結合容量Ｃ１を介し
てパルス源１に接続したＭＯ８型トランジスタＱ１と、
ドレイン電極とゲート電極を共に前記ＭＯＳ型トランジ
スタＱ１のソース電極に接続し、ソース電極を出力部Ｖ
。ＵＴｊに接続したＭＯ８型トランジスタＱ２と、ドレ
イン電極を出力部に、ゲート電極を入力部Ｖ工８１．に
そｎぞれ接続し、ソース電極を接地したＭＯ３型トラン
ジスタＱ３と、ドレイン電極を第２の回路動作用定電圧
源ｖＭ、に接続し、ゲート電極を出力部Ｖ。ＵＴｊに接
続し、ソース電極を前記ＭＯＳ型トランジスタＱ１のソ
ース電極に接続したＭＯ５型トランジスタＱ４によって
構成されている。この回路の動作を説明するに、入力部
ｖＩＸＰ１にＭＯ３型トランジスタＱ３をオフ状態にす
る信号を印加した場合、第１の回路動作用定電圧源をｖ
Ｄｌとすると、ＭＯ３型トランジスタＱ４のソース電圧
Ｖ、および出力部ｖ。ＩＪ？、はそ扛ぞしｖ、１−（ｖ
Ｔ＋ΔｖＴ）。
圧源ｖＤｊに接続し、ソース電極を結合容量Ｃ１を介し
てパルス源１に接続したＭＯ８型トランジスタＱ１と、
ドレイン電極とゲート電極を共に前記ＭＯＳ型トランジ
スタＱ１のソース電極に接続し、ソース電極を出力部Ｖ
。ＵＴｊに接続したＭＯ８型トランジスタＱ２と、ドレ
イン電極を出力部に、ゲート電極を入力部Ｖ工８１．に
そｎぞれ接続し、ソース電極を接地したＭＯ３型トラン
ジスタＱ３と、ドレイン電極を第２の回路動作用定電圧
源ｖＭ、に接続し、ゲート電極を出力部Ｖ。ＵＴｊに接
続し、ソース電極を前記ＭＯＳ型トランジスタＱ１のソ
ース電極に接続したＭＯ５型トランジスタＱ４によって
構成されている。この回路の動作を説明するに、入力部
ｖＩＸＰ１にＭＯ３型トランジスタＱ３をオフ状態にす
る信号を印加した場合、第１の回路動作用定電圧源をｖ
Ｄｌとすると、ＭＯ３型トランジスタＱ４のソース電圧
Ｖ、および出力部ｖ。ＩＪ？、はそ扛ぞしｖ、１−（ｖ
Ｔ＋ΔｖＴ）。
ｖｏ＋−２（ｖ７ ＋ΔＶ？） トナル。したがってＭ
Ｏ８型トランジスタＱ４のソース電圧Ｖ、はゲート電圧
Ｖ。ＵＴｊ よりも高く、このトランジスタはオフ状態
になる。つぎに、パルス源１全振幅ｖＰテハイレベルに
すると結合容量Ｃ１を介してＭＯ３型トランジスタＱ４
のソース電圧ｖ１は” ｖＤｌ−（ｖ？−＋−△ｖＴ）
＋ＶＰ ｉｆ上昇し、コノときＭＯ３型トランジスタＱ
１はオフ状態になる。またＭＯ３型トランジスタＱ２は
オン状態になり、出力部ｖＯＵＴ ｌはＭＯ５型トラン
ジスタＱ２のしきい値電圧Ｖ、と基板バイアス効果電圧
１へＶ、を差し引いたｖＤ、 −２（４，＋△Ｖ、 ）
＋Ｖ、となる。つづいてパルス源１をロウレベルにする
と結合容量Ｃ１を介してＭＯＳ型トランジスタＱ４のソ
ース電位ｖ１ は低下し、ＭＯＳ型トランジスタ２はオ
フ状態になる。ここでＭＯ５型トランジスタＱ４のゲ−
ト電圧Ｖ。ＵＴ１ハＶ３．−２ （Ｖ、＋△ＶＴ） ＋
”／。
Ｏ８型トランジスタＱ４のソース電圧Ｖ、はゲート電圧
Ｖ。ＵＴｊ よりも高く、このトランジスタはオフ状態
になる。つぎに、パルス源１全振幅ｖＰテハイレベルに
すると結合容量Ｃ１を介してＭＯ３型トランジスタＱ４
のソース電圧ｖ１は” ｖＤｌ−（ｖ？−＋−△ｖＴ）
＋ＶＰ ｉｆ上昇し、コノときＭＯ３型トランジスタＱ
１はオフ状態になる。またＭＯ３型トランジスタＱ２は
オン状態になり、出力部ｖＯＵＴ ｌはＭＯ５型トラン
ジスタＱ２のしきい値電圧Ｖ、と基板バイアス効果電圧
１へＶ、を差し引いたｖＤ、 −２（４，＋△Ｖ、 ）
＋Ｖ、となる。つづいてパルス源１をロウレベルにする
と結合容量Ｃ１を介してＭＯＳ型トランジスタＱ４のソ
ース電位ｖ１ は低下し、ＭＯＳ型トランジスタ２はオ
フ状態になる。ここでＭＯ５型トランジスタＱ４のゲ−
ト電圧Ｖ。ＵＴ１ハＶ３．−２ （Ｖ、＋△ＶＴ） ＋
”／。
なので、パルス＃、１をロウレベルにした瞬間に結合容
量Ｃ１を介して低下したＭＯ３型トランジスタＱ４のソ
ース電圧Ｖ、は、ＭＯ８型トランジスタＱ４を介して第
２の回路動作用定電圧源ｖＭ、にヨー、−（ｖｔｌ、−
３（ＶＴ十△Ｖ、 ）＋Ｖ、 ’！テ充電されるっさら
にパルス源１からクロックツくルスが入力されることに
よってＭＯ３型トランジスタＱ４のソース電圧Ｖ、およ
び出力部Ｖ。ＵＴｌの昇圧が繰り返され、ｎサイクル目
のクロックがノ・イレペルの時、ソース電圧Ｖ、および
出力部Ｖ。［１７１はそれぞれ ｖ、、 ＋ｎ （Ｖ、
−２（Ｖ、＋△Ｖ、））＋（Ｖ、＋△Ｖ、 ）＋ Ｖ
Ｄ、＋ｎ（Ｖ、−２（Ｖ、−４−△ＶＴ’） ） と
なる。ここで第２の回路動作用定電圧をｖＭ、とすると
、出力部Ｖ。ＵＴｌが次々と昇圧さ”０１＋ンｖＭ１＋
（ｖＴ＋△ｖ、） とナツタ時、ＭＯ３型トランジス
タＱ４はオン状態になり結合容量Ｃ１を介してパルス入
力されてもＭＯ８型トランジスタＱ４のソース電圧ｖ１
はそれ以上上昇せず、この状態で昇圧動作は飽和に達
する。したかって入力部ｖＩＮＰｉにＭＯ３型トランジ
スタＱ４をオフ状態にする信号を印加することによって
出力部２こはｖＭ、］−（ｖＴ十△ｖＴ）の電圧が出力
される。
量Ｃ１を介して低下したＭＯ３型トランジスタＱ４のソ
ース電圧Ｖ、は、ＭＯ８型トランジスタＱ４を介して第
２の回路動作用定電圧源ｖＭ、にヨー、−（ｖｔｌ、−
３（ＶＴ十△Ｖ、 ）＋Ｖ、 ’！テ充電されるっさら
にパルス源１からクロックツくルスが入力されることに
よってＭＯ３型トランジスタＱ４のソース電圧Ｖ、およ
び出力部Ｖ。ＵＴｌの昇圧が繰り返され、ｎサイクル目
のクロックがノ・イレペルの時、ソース電圧Ｖ、および
出力部Ｖ。［１７１はそれぞれ ｖ、、 ＋ｎ （Ｖ、
−２（Ｖ、＋△Ｖ、））＋（Ｖ、＋△Ｖ、 ）＋ Ｖ
Ｄ、＋ｎ（Ｖ、−２（Ｖ、−４−△ＶＴ’） ） と
なる。ここで第２の回路動作用定電圧をｖＭ、とすると
、出力部Ｖ。ＵＴｌが次々と昇圧さ”０１＋ンｖＭ１＋
（ｖＴ＋△ｖ、） とナツタ時、ＭＯ３型トランジス
タＱ４はオン状態になり結合容量Ｃ１を介してパルス入
力されてもＭＯ８型トランジスタＱ４のソース電圧ｖ１
はそれ以上上昇せず、この状態で昇圧動作は飽和に達
する。したかって入力部ｖＩＮＰｉにＭＯ３型トランジ
スタＱ４をオフ状態にする信号を印加することによって
出力部２こはｖＭ、］−（ｖＴ十△ｖＴ）の電圧が出力
される。
つぎに、入力部ｖＩＭＰ１にＭＯ３型トランジスタＱ３
をオン状態にする信号を印加した場合、出力部ｖＯＵＴ
＋はＭＯ３型トランジスタＱ３を介して接地電圧となる
。このときＭＯ３型トランジスタＱ４のソース電圧Ｖ、
は、ＭＯ８型トランジスタＱ１とＭＯＳ型トランジスタ
Ｑ２のそれぞれのオン抵抗の比で決まる一定の電圧に固
定さｎる。したがって、このとき結合容量Ｃ１を介して
パルス源１からクロックパルスが入力されてもＭＯ８型
トランジスタＱ４のソース電圧は変動しないつまた、こ
の昇圧回路を構成しているＭＯ３型トランジスタのいず
れの電極電圧も一定の電圧に固定され、基板電圧よりも
低くなることはない。
をオン状態にする信号を印加した場合、出力部ｖＯＵＴ
＋はＭＯ３型トランジスタＱ３を介して接地電圧となる
。このときＭＯ３型トランジスタＱ４のソース電圧Ｖ、
は、ＭＯ８型トランジスタＱ１とＭＯＳ型トランジスタ
Ｑ２のそれぞれのオン抵抗の比で決まる一定の電圧に固
定さｎる。したがって、このとき結合容量Ｃ１を介して
パルス源１からクロックパルスが入力されてもＭＯ８型
トランジスタＱ４のソース電圧は変動しないつまた、こ
の昇圧回路を構成しているＭＯ３型トランジスタのいず
れの電極電圧も一定の電圧に固定され、基板電圧よりも
低くなることはない。
発明の詳細
な説明したように、本発明の昇圧回路によると昇圧回路
を構成しているＭＯ３型トランジスタのいずれの電極電
圧も回路動作中に基板電圧よりも低くなることがなく、
したがって基板電圧の変動がなく安定に動作する昇圧回
路が得られる。
を構成しているＭＯ３型トランジスタのいずれの電極電
圧も回路動作中に基板電圧よりも低くなることがなく、
したがって基板電圧の変動がなく安定に動作する昇圧回
路が得られる。
第１図は、本発明の一実施例の昇圧回路を示す回路図、
第２図は従来例の昇圧回路の回路図である。 ｖ、、＋ ＶＤ２＋ Ｖ、、 ＋ Ｖ、２＝−・・回路
動作用定電圧源、１ 、２・・・・・・クロックパルス
源、ａｌ、ｃ２・・・・・・結合容量、Ｑ１〜Ｑ８・・
・・・・エンハンスメントＭＯ３型トランジスタ、Ｖ
、Ｖ ・・・・・・入力ＩＮＰ１ Ｉ
ＮＰ２ 部、ｖＯＵＴ＋ ｌ ｖＯＩＪ’ｒ□・・・・・出力部
。
第２図は従来例の昇圧回路の回路図である。 ｖ、、＋ ＶＤ２＋ Ｖ、、 ＋ Ｖ、２＝−・・回路
動作用定電圧源、１ 、２・・・・・・クロックパルス
源、ａｌ、ｃ２・・・・・・結合容量、Ｑ１〜Ｑ８・・
・・・・エンハンスメントＭＯ３型トランジスタ、Ｖ
、Ｖ ・・・・・・入力ＩＮＰ１ Ｉ
ＮＰ２ 部、ｖＯＵＴ＋ ｌ ｖＯＩＪ’ｒ□・・・・・出力部
。
Claims (1)
- ドレイン電極とゲート電極を共に第１の回路動作用定電
圧源に接続し、ソース電極を結合容量を介してパルス源
に接続した第１のＭＯＳ型トランジスタと、ドレイン電
極とゲート電極を共に前記第１のＭＯＳ型トランジスタ
のソース電極に接続し、ソース電極を出力部に接続した
第２のＭＯＳ型トランジスタと、ドレイン電極を出力部
に、ゲート電極を入力部にそれぞれ接続し、ソース電極
を接地した第３のＭＯＳ型トランジスタと、ドレイン電
極を第２の回路動作用定電圧源に接続し、ゲート電極を
出力部に接続し、ソース電極を前記第１のＭＯＳ型トラ
ンジスタのソース電極に接続した第４のＭＯＳ型トラン
ジスタとを備えたことを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27950685A JPH0695828B2 (ja) | 1985-12-12 | 1985-12-12 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27950685A JPH0695828B2 (ja) | 1985-12-12 | 1985-12-12 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62138060A true JPS62138060A (ja) | 1987-06-20 |
| JPH0695828B2 JPH0695828B2 (ja) | 1994-11-24 |
Family
ID=17611991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27950685A Expired - Fee Related JPH0695828B2 (ja) | 1985-12-12 | 1985-12-12 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695828B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276466A (ja) * | 1988-12-26 | 1990-11-13 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
-
1985
- 1985-12-12 JP JP27950685A patent/JPH0695828B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276466A (ja) * | 1988-12-26 | 1990-11-13 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695828B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |