KR20030082239A - 저전압 승압 회로 - Google Patents

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Abstract

본 발명에 따른 승압 회로는 전원 전압보다 높은 승압 전압을 발생하며, 적어도 2개의 제 1 및 제 2 커패시터들을 포함한다. 제 1 스위치 회로는 상기 제 1 및 제 2 커패시터들이 프리챠지되는 구간 동안, 상기 전원 전압과 접지 전압 사이에 상기 제 1 및 제 2 커패시터들을 직렬로 연결한다. 제 2 스위치 회로는 상기 제 1 및 제 2 커패시터들을 통해 펌핑 동작이 수행되는 구간 동안, 상기 승압 전압을 출력하기 위한 출력 단자와 상기 전원 전압 사이에 상기 제 1 및 제 2 커패시터들을 병렬로 각각 연결한다. 이러한 승압 방식에 따르면, 프리챠지 구간에서 소모되는 전류를 줄일 수 있다.

Description

저전압 승압 회로{LOW-VOLTAGE BOOSTER CIRCUIT}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 전원 전압보다 높은 전압을 발생하는 승압 회로에 관한 것이다.
최근, 반도체 집적 회로 장치들에는 낮은 전력 소모가 요구되어 오고 있으며, 이러한 요구에 따라 전원 전압이 낮아지고 있다. 하지만, 반도체 집적 회로 장치에는 전원 전압보다 높은 전압을 필요로 하는 회로들이 있다. 이러한 이유로, 반도체 집적 회로 내에는 전원 전압을 소정 전압으로 승압하기 위한 소위 승압 회로 (so-called booster circuit)가 제공된다. 승압 회로에 의해서 승압된 전압은 고전압을 요구하는 회로에 공급된다. 그러한 고전압을 생성하는 일반적인 승압 회로가 도 1에 도시되어 있다.
도 1을 참조하면, 일반적인 승압 회로 (10)는 전원 전압 (VCC)보다 높은 고전압 (VP)을 발생하며, 스위치들 (SW1, SW2, SW3, SW4)과 커패시터 (C1)로 구성된다. 상기 스위치들 (SW1, SW4)은 제어 신호 (P2)에 의해서 제어되고 상기 스위치들 (SW2, SW3)은 제어 신호 (P1)에 의해서 제어된다. 제어 신호들 (P1, P2)은 상호 중첩되지 않는 발진 신호들 (non-overlapping oscillation signals)이다.
회로 동작에 있어서, 제어 신호 (P1)가 하이 레벨을 갖고 제어 신호 (P2)가 로우 레벨을 가질 때, A 노드는 스위치 (SW3)을 통해 접지 전압 (GND)에 연결되고 B 노드는 스위치 (SW2)를 통해 전원 전압 (VCC)에 연결된다. 즉, A 및 B 노드들이 각각 접지 전압 (GND)과 전원 전압 (VCC)으로 프리챠지된다. 제어 신호 (P1)가 로우 레벨이 되고 제어 신호 (P2)가 하이 레벨이 될 때 A 노드의 전압은 커패시터 (C1)에 의해서 VCC에서 2VCC로 증가된다. 이때, VP 단자에는 C*(2VCC-VP)에 대응하는 전하들이 전달될 것이다. 이후, 제어 신호 (P1)가 다시 하이 레벨이 되고 제어 신호 (P2)가 다시 로우 레벨이 될 때, 앞서 설명된 것과 동일한 방식으로 A 및 B노드들은 접지 전압 (GND)과 전원 전압 (VCC)로 각각 프리챠지된다.
일반적으로 효율은 출력과 입력의 비를 백분율로 나타낸 것으로, 입력으로부터 손실을 뺀 것이 출력이므로 효율은 [출력/(출력＋손실)]의 백분율과 같다. 여기서, 출력은 승압 전압 또는 승압시 고전압 단자 (VP)로 전달된 전하량을 의미하며, 손실은 프리챠지시 소모되는 전하량을 나타낸다. 따라서, 펌핑 효율은 다음과 같다.
즉, 도 1에 도시된 승압 회로는 약 50%의 펌핑 효율을 갖는다.
낮은 공급 전압을 이용하여 높은 승압 전압을 얻는 경우, 소모되는 입력 전류가 항상 펌핑되는 전류보다 크다. 펌핑 효율은 그러므로 항상 1보다 작은 값을 갖는다. 펌핑 효율이 클수록 일정한 출력 전류를 만드는데 필요한 입력 전류가 작아지기 때문에, 반도체 집적 회로 장치들의 저전력화를 고려하여 볼 때 펌핑 효율이 높은 승압 회로를 개발하는 것은 상당히 중요하다.
본 발명의 목적은 펌핑 효율을 향상시킬 수 있는 저전압 승압 회로를 제공하는 것이다.
도 1은 일반적인 승압 회로의 개략적인 구성을 보여주는 도면;
도 2는 본 발명에 따른 승압 회로의 등가 회로도;
도 3은 도 2에 사용되는 제어 신호들의 파형을 보여주는 도면;
도 4a는 프리챠지 구간에서 각 노드의 전압을 보여주는 도면;
도 4b는 펌핑 구간에서 각 노드의 전압을 보여주는 도면;
도 4c는 각 노드가 프리챠지되기 이전의 각 노드의 전압을 보여주는 도면; 그리고
도 5는 본 발명에 따른 승압 회로의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 100 : 승압 회로LS : 레벨 쉬프터
SW : 스위치
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 전원 전압보다높은 승압 전압을 발생하는 승압 회로는 적어도 2개의 제 1 및 제 2 커패시터들을 포함한다. 제 1 스위치 회로는 상기 제 1 및 제 2 커패시터들이 프리챠지되는 구간 동안, 상기 전원 전압과 접지 전압 사이에 상기 제 1 및 제 2 커패시터들을 직렬로 연결한다. 제 2 스위치 회로는 상기 제 1 및 제 2 커패시터들을 통해 펌핑 동작이 수행되는 구간 동안, 상기 승압 전압을 출력하기 위한 출력 단자와 상기 전원 전압 사이에 상기 제 1 및 제 2 커패시터들을 병렬로 각각 연결한다.
이 실시예에 있어서, 상기 제 1 스위치 회로는 상기 제 1 및 제 2 커패시터들의 일단들 사이에 연결된 제 1 스위치와; 상기 제 1 커패시터의 타단과 상기 접지 전압 사이에 연결된 제 2 스위치와; 그리고 상기 제 2 커패시터의 타단과 상기 전원 전압 사이에 연결된 제 제 3 스위치를 포함하며, 상기 제 1 내지 제 3 스위치들은 제 1 발진 신호에 의해서 스위치 온/오프된다.
이 실시예에 있어서, 상기 제 2 스위치 회로는 상기 제 1 커패시터의 타단과 상기 전원 전압 사이에 연결된 제 4 스위치와; 상기 제 1 커패시터의 일단과 상기 출력 단자 사이에 연결된 제 5 스위치와; 상기 제 2 커패시터의 일단과 상기 전원 전압 사이에 연결된 제 6 스위치와; 그리고 상기 제 2 커패시터의 타단과 상기 출력 단자 사이에 연결된 제 7 스위치를 포함하며, 상기 제 4 내지 제 7 스위치들은 제 2 발진 신호에 따라 스위치 온/오프된다.
이 실시예에 있어서, 상기 제 1 발진 신호와 상기 제 2 발진 신호는 서로 중첩되지 않는다.
이 실시예에 있어서, 상기 제 1 및 제 2 커패시터들은 동일한 커패시턴스 값을 갖는다.
본 발명의 다른 특징에 따르면, 승압 회로는 제 1 발진 신호 (P2)를 공급받는 일단과 제 1 노드 (ND2)에 연결된 타단을 갖는 제 1 커패시터 (C10)와; 상기 제 1 노드 (ND2)와 제 2 노드 (ND3) 사이에 연결되며, 제 2 발진 신호 (P1)에 의해서 제어되는 제 1 스위치 (M1)와; 상기 제 2 노드 (ND3)에 연결된 일단과 제 3 노드 (ND4)에 연결된 타단을 갖는 제 2 커패시터 (C20)와; 전원 전압과 상기 제 3 노드 (ND4) 사이에 연결되며, 상기 제 2 발진 신호에 의해서 제어되는 제 2 스위치 (M5)와; 상기 전원 전압과 상기 제 2 노드 (ND3) 사이에 연결되며, 상기 제 1 발진 신호와 상보적인 신호에 의해서 제어되는 제 3 스위치 (M4)와; 상기 제 1 노드 (ND2)와 출력 단자 (VP) 사이에 연결되며, 상기 제 1 발진 신호에 의해서 제어되는 제 4 스위치 (M2)와; 그리고 상기 제 3 노드 (ND4)와 상기 출력 단자 (VP) 사이에 연결되며, 상기 제 1 발진 신호에 의해서 제어되는 제 5 스위치 (M3)를 포함한다.
이 실시예에 있어서, 상기 제 2 발진 신호를 공급받는 일단과 제 4 노드 (ND6)에 연결된 타단을 갖는 제 3 커패시터 (C30)와; 그리고 상기 전원 전압과 상기 제 4 노드 (ND6) 사이에 연결되며, 상기 제 1 노드 (ND2)의 전압에 의해서 제어되는 제 6 스위치 (M6)를 더 포함하며, 상기 제 1 및 제 2 스위치들은 상기 제 4 노드 (ND6)의 전압에 의해서 각각 제어된다.
이 실시예에 있어서, 상기 제 1, 제 2, 제 4, 제 5, 그리고 제 6 스위치들은 NMOS 트랜지스터들로 구성되며, 상기 제 3 스위치는 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 4 및 제 5 스위치들의 NMOS 트랜지스터들에 인가되는 제 1 발진 신호는 레벨 쉬프터를 통해 전달된다.
이 실시예에 있어서, 상기 제 1 발진 신호와 상기 제 2 발진 신호는 서로 중첩되지 않는다.
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.
도 2는 본 발명에 따른 승압 회로의 등가 회로도이고, 도 3은 도 2에 사용되는 발진 신호들 (P1, P2)의 파형을 보여주는 도면이다. 도 4a는 프리챠지 구간에서 각 노드의 전압을 보여주는 도면이고, 도 4b는 펌핑 구간에서 각 노드의 전압을 보여주는 도면이며, 도 4c는 각 노드가 프리챠지되기 이전의 각 노드의 전압을 보여주는 도면이다.
먼저 도 2를 참조하면, 커패시터 (C10)의 일단은 ND1 노드에 연결되며, 상기 ND1 노드는 스위치 (SW10)를 통해 접지 전압 (GND)에 연결되거나 스위치 (SW20)를 통해 전원 전압 (VCC)에 연결된다. 커패시터 (C10)의 타단은 ND2 노드에 연결된다. ND2 노드는 스위치 (SW30)를 통해 ND3 노드에 연결되거나 스위치 (SW40)를 통해 고전압 단자 (VP)에 연결된다. ND3 노드는 스위치 (SW60)를 통해 전원 전압 (VCC)에 연결되며, 커패시터 (C20)는 ND3 및 ND4 노드들 사이에 연결된다. ND4 노드는 스위치 (SW50)를 통해 고전압 단자 (VP)에 연결되거나 스위치 (SW70)를 통해 전원 전압 (VCC)에 연결된다. 스위치들 (SW10, SW30, SW70)은 발진 신호 (P1)에 의해서 제어되고, 스위치들 (SW20, SW40, SW50, SW60)은 발진 신호 (P2)에 의해서 제어된다.
여기서, 발진 신호들 (P1, P2)은, 도 3에 도시된 바와 같이, 상호 중첩되지않는 신호들이다. 커패시터들 (C10, C20)은 동일한 값을 가지며, 각 스위치에 의해서 전압이 강하되지 않는다고 가정한다. 발진 신호 (P1)가 하이 레벨이고 발진 신호 (P2)가 로우 레벨일 때 승압 회로의 프리챠지 동작이 수행되고, 발진 신호 (P2)가 하이 레벨이고 발진 신호 (P1)이 로우 레벨일 때 승압 회로의 펌핑 동작 (또는 승압 동작)이 수행된다. 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 발진 신호 (P1)가 하이 레벨이고 발진 신호 (P2)가 로우 레벨일 때, ND1 노드는 스위치 (SW10)를 통해 접지 전압 (GND)에 연결되고, ND4 노드는 스위치 (SW70)를 통해 전원 전압 (VCC)에 연결되며, ND2와 ND3 노드들은 스위치 (SW30)를 통해 전기적으로 연결된다. 이는 커패시터들 (C10, C20)이 접지 전압 (GND)과 전원 전압 (VCC) 사이에 직렬로 연결되게 하며, 그 결과 직렬로 연결된 커패시터들 (C10, C20)의 총 커패시턴스 값은 0.5C (여기서, "C"는 각 커패시터의 커패시턴스 값임)가 된다. 이때, 도 4a에 도시된 바와같이, ND4 노드는 전원 전압 (VCC)로 프리챠지되고, ND2와 ND3 노드들은 0.5VCC 전압으로 각각 프리챠지되고, ND1 노드는 접지 전압 (GND)으로 프리챠지된다.
그 다음에, 발진 신호 (P1)가 로우 레벨이 되고 발진 신호 (P2)가 하이 레벨이 될 때, ND2와 ND3 노드들은 전기적으로 분리된다. 이때 ND2 노드는 스위치 (SW40)를 통해 고전압 단자 (VP)에 연결되고, ND4 노드는 스위치 (SW50)를 통해 고전압 단자 (VP)에 연결된다. 이와 동시에, ND1 노드가 스위치 (SW20)를 통해 전원 전압 (VCC)에 연결됨에 따라 ND2 노드의 전압은 0.5VCC에서 1.5VCC로 승압된다. 마찬가지로, ND3 노드가 스위치 (SW60)를 통해 전원 전압 (VCC)에 연결됨에 따라 ND4노드의 전압은 0.5VCC에서 1.5VCC로 승압된다. 그러므로, C(1.5VCC-VP)에 상응하는 전하들이 스위치 (SW40)를 통해 고전압 단자 (VP)로 전달되고, C(1.5VCC-VP)에 상응하는 전하들이 스위치 (SW45)를 통해 고전압 단자 (VP)로 전달된다. 즉, 도 4b에 도시된 바와같이, 고전압 단자 (VP)의 전압은 2(1.5VCC-VP)의 전압이 된다.
이후, 발진 신호 (P1)가 다시 로우 레벨이 되고 발진 신호 (P2)가 다시 하이 레벨이 될 때, 도 4c에 도시된 바와같이, 커패시터들 (C10, C20)은 직렬로 연결되어 2(VPP-VCC)의 전압이 직렬 연결된 커패시터 양단에 걸린다. 그 다음에, 직렬 연결된 커패시터 양단에 걸린 2(VPP-VCC)의 전압은 다시 VCC가 된다. 즉, 앞서 설명된 바와 같이, ND4 노드는 전원 전압 (VCC)로 프리챠지되고, ND2와 ND3 노드들은 0.5VCC 전압으로 각각 프리챠지되고, ND1 노드는 접지 전압 (GND)으로 프리챠지된다.
본 발명에 따른 승압 회로의 펌핑 효율은 다음과 같다.
수학식 2에 따르면, 본 발명에 따른 승압 회로는 약 67%의 펌핑 효율을 갖는다. 앞서 설명된 바와 같이, 펌핑 효율이 클수록 일정한 출력 전류를 만드는데 필요한 입력 전류가 작아진다. 결론적으로, 프리챠지 동작에 필요한 전류를 줄임으로써 펌핑 효율을 높일 수 있다.
도 5는 본 발명에 따른 승압 회로의 바람직한 실시예이다. 도 5를 참조하면,본 발명의 승압 회로 (100)는 3개의 커패시터들 (C10, C20, C30), 5개의 NMOS 트랜지스터들 (M1, M2, M3, M5, M6), PMOS 트랜지스터 (M4), 그리고 레벨 쉬프터 (LS)를 포함한다. 커패시터 (C10)는 발진 신호 (P2)가 공급되는 ND1 노드에 연결되는 일단자와 ND2 노드에 연결된 타단자를 갖는다. NMOS 트랜지스터 (M1)는 ND2 노드와 ND3 노드 사이에 연결된 전류 통로와 ND6 노드에 연결된 게이트를 갖는다. ND3 노드와 ND4 노드 사이에는 커패시터 (C20)가 연결되어 있다. NMOS 트랜지스터 (M2)의 전류 통로는 ND2 노드와 고전압 단자 (VP) 사이에 연결되고, NMOS 트랜지스터 (M3)의 전류 통로는 ND4 노드와 고전압 단자 (VP) 사이에 연결되어 있다. NMOS 트랜지스터들 (M2, M3)은 레벨 쉬프터 (LS)를 통해 전달되는 발진 신호 (P2)에 의해서 제어된다.
PMOS 트랜지스터 (M4)는 전원 전압 (VCC)과 ND3 노드 사이에 연결된 전류 통로와 발진 신호 (P2B)를 받아들이도록 연결된 게이트를 갖는다. 발진 신호들 (P2, P2B)은 상보적이다. NMOS 트랜지스터 (M5)는 전원 전압 (VCC)과 ND4 노드 사이에 연결되는 전류 통로와 ND6 노드에 연결된 게이트를 갖는다. ND5 노드와 ND6 노드 사이에는 커패시터 (C30)가 연결되며, ND5 노드에는 발진 신호 (P1)가 인가된다. 게이트가 ND2 노드에 연결된 NMOS 트랜지스터 (M6)는 전원 전압 (VDD)과 ND6 노드 사이에 연결된 전류 통로를 갖는다. 이 실시예에 있어서, 커패시터들 (C10, C20)은 동일한 커패시턴스 값을 갖는다.
도 5에 도시된 승압 회로는 도 2를 참조하여 설명된 것과 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다. 본 발명에 따른 승압 회로가 반도체메모리 장치에 사용되는 경우, 워드 라인에 인가되는 고전압보다 낮은 전압을 생성하는 데 사용된다. 예를 들면, DRAM 장치에서, 본 발명에 따른 승압 회로는 메모리 셀 어레이와 감지 증폭기를 전기적으로 절연시키는 회로에 사용되는 전압을 생성하는 데 사용될 수 있다. 절연 회로에 사용되는 모오스 트랜지스터의 게이트가 전원 전압 대신에 본 발명의 승압 회로에서 생성되는 고전압에 연결시킴으로써, 낮은 전원 전압에서 보다 안정된 읽기/쓰기 동작이 수행될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 프리챠지 구간에서 2개의 커패시터들이 접지 전압과 전원 전압 사이에 직렬로 연결되게 하고, 펌핑 구간에서 커패시터들 각각이 펌핑 동작을 수행하게 함으로써 프리챠지 구간에 소모되는 전류를 줄일 수 있다. 프리챠지 구간에서 소모되는 전류가 감소됨에 따라 본 발명에 따른 승압 회로의 펌핑 효율이 향상된다.

Claims (10)

  1. 전원 전압보다 높은 승압 전압을 발생하는 승압 회로에 있어서:
    제 1 및 제 2 커패시터들과;
    상기 승압 전압을 출력하기 위한 출력 단자와;
    상기 제 1 및 제 2 커패시터들이 프리챠지되는 구간 동안, 상기 전원 전압과 접지 전압 사이에 상기 제 1 및 제 2 커패시터들을 직렬로 연결하는 제 1 스위치 회로와; 그리고
    상기 제 1 및 제 2 커패시터들을 통해 펌핑 동작이 수행되는 구간 동안, 상기 출력 단자와 상기 전원 전압 사이에 상기 제 1 및 제 2 커패시터들을 병렬로 각각 연결하는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 승압 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스위치 회로는
    상기 제 1 및 제 2 커패시터들의 일단들 사이에 연결된 제 1 스위치와;
    상기 제 1 커패시터의 타단과 상기 접지 전압 사이에 연결된 제 2 스위치와; 그리고
    상기 제 2 커패시터의 타단과 상기 전원 전압 사이에 연결된 제 제 3 스위치를 포함하며,
    상기 제 1 내지 제 3 스위치들은 제 1 발진 신호에 의해서 스위치 온/오프되는 것을 특징으로 하는 승압 회로.
  3. 제 2 항에 있어서,
    상기 제 2 스위치 회로는
    상기 제 1 커패시터의 타단과 상기 전원 전압 사이에 연결된 제 4 스위치와;
    상기 제 1 커패시터의 일단과 상기 출력 단자 사이에 연결된 제 5 스위치와;
    상기 제 2 커패시터의 일단과 상기 전원 전압 사이에 연결된 제 6 스위치와; 그리고
    상기 제 2 커패시터의 타단과 상기 출력 단자 사이에 연결된 제 7 스위치를 포함하며,
    상기 제 4 내지 제 7 스위치들은 제 2 발진 신호에 따라 스위치 온/오프되는 것을 특징으로 하는 승압 회로.
  4. 제 3 항에 있어서,
    상기 제 1 발진 신호와 상기 제 2 발진 신호는 서로 중첩되지 않는 것을 특징으로 하는 승압 회로.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 커패시터들은 동일한 커패시턴스 값을 갖는 것을 특징으로 하는 승압 회로.
  6. 제 1 발진 신호 (P2)를 공급받는 일단과 제 1 노드 (ND2)에 연결된 타단을 갖는 제 1 커패시터 (C10)와;
    상기 제 1 노드 (ND2)와 제 2 노드 (ND3) 사이에 연결되며, 제 2 발진 신호 (P1)에 의해서 제어되는 제 1 스위치 (M1)와;
    상기 제 2 노드 (ND3)에 연결된 일단과 제 3 노드 (ND4)에 연결된 타단을 갖는 제 2 커패시터 (C20)와;
    전원 전압과 상기 제 3 노드 (ND4) 사이에 연결되며, 상기 제 2 발진 신호에 의해서 제어되는 제 2 스위치 (M5)와;
    상기 전원 전압과 상기 제 2 노드 (ND3) 사이에 연결되며, 상기 제 1 발진 신호와 상보적인 신호에 의해서 제어되는 제 3 스위치 (M4)와;
    상기 제 1 노드 (ND2)와 출력 단자 (VP) 사이에 연결되며, 상기 제 1 발진 신호에 의해서 제어되는 제 4 스위치 (M2)와; 그리고
    상기 제 3 노드 (ND4)와 상기 출력 단자 (VP) 사이에 연결되며, 상기 제 1 발진 신호에 의해서 제어되는 제 5 스위치 (M3)를 포함하는 승압 회로.
  7. 제 6 항에 있어서,
    상기 제 2 발진 신호를 공급받는 일단과 제 4 노드 (ND6)에 연결된 타단을 갖는 제 3 커패시터 (C30)와; 그리고
    상기 전원 전압과 상기 제 4 노드 (ND6) 사이에 연결되며, 상기 제 1 노드(ND2)의 전압에 의해서 제어되는 제 6 스위치 (M6)를 더 포함하며, 상기 제 1 및 제 2 스위치들은 상기 제 4 노드 (ND6)의 전압에 의해서 각각 제어되는 승압 회로.
  8. 제 7 항에 있어서,
    상기 제 1, 제 2, 제 4, 제 5, 그리고 제 6 스위치들은 NMOS 트랜지스터들로 구성되며, 상기 제 3 스위치는 PMOS 트랜지스터로 구성되는 승압 회로.
  9. 제 8 항에 있어서,
    상기 제 4 및 제 5 스위치들의 NMOS 트랜지스터들에 인가되는 제 1 발진 신호는 레벨 쉬프터를 통해 전달되는 승압 회로.
  10. 제 7 항에 있어서,
    상기 제 1 발진 신호와 상기 제 2 발진 신호는 서로 중첩되지 않는 승압 회로.
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