JPH02276466A

JPH02276466A - 昇圧回路

Info

Publication number: JPH02276466A
Application number: JP1323342A
Authority: JP
Inventors: Hirozumi Omae; 御前　博澄; Yasuyuki Okada; 康幸岡田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-12-26
Filing date: 1989-12-13
Publication date: 1990-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体メモリデバイスの高圧パルス発生回路等
に用いる昇圧回路に関するものである。

従来の技術ＭＮＯ８型トランジスタを用いたＥ　Ｅ　Ｐ　ＲＯＭ等
においては、各ＭＮＯ３型トランジスタへデータの書込
みおよび消去を行うために、ゲート電極に１５Ｖ程度の
高電圧を印加する必要がある。通常、半導体集積回路デ
バイスには、動作電源として５ｖ程度の電源が用いられ
る。このため、集積回路化されたＥＥＰＲＯＭの中に高
電圧パルス発生回路を組込み、この高電圧パルス発生回
路により５Ｖ程度の入力電源電圧を１５〜２０Ｖの高電
圧に昇圧している。

この高電圧パルス発生回路は、たとえば特願昭６２−１
２２９３１号あるいは米国特許第４．８３９，７８７号
に示されたような、ダイオード素子とキャパシタからな
るポンプを多段接続した昇圧用のチャージポンプと、こ
のチャージポンプから供給される高電圧を、ＥＥＰＲＯ
Ｍの各ＭＮＯ８型トランジスタのゲート電極に印加する
ための昇圧回路等で構成される。

第３図は、ＥＥＰＲＯＭの各ＭＮＯ８型トランジスタの
ゲート電極に高電圧を印加するために用いられる従来の
昇圧回路の１段分（単位回路）を示している。

第３図において、第１の電源入力端子４には、たとえば
５ｖ程度の第１の電源電圧が印加される。第２の電源入
力端子５には、たとえば前述の特願昭６２−１２２９３
１号あるいは米国特許第４．８３９，７８７号に示され
たようなチャージポンプで昇圧された１５Ｖ程度の第２
の電源電圧Ｖｐが印加される。第１の電源電圧は、ダイ
オード接続された第１のＭＯＳ型トランジスタ（以下、
第１のトランジスタと呼ぶ）１を介してノードＡに供給
される。第２の電源電圧ＶＰは、ノードＣおよび第３の
ＭＯＳ型トランジスタ（以下、第３のトランジスタと呼
ぶ）３を介して第１の電源電圧の入力ノードであるノー
ドＡに供給される。一方、ノードＡには、数ＭＨｚ前後
の高い周波数をもち、かつ第１の電源電圧とほぼ等しい
振幅Ｖｏｏ（この場合５Ｖ）をもつクロックパルスが、
クロックパルス源６から結合容量としての第１のキャパ
シタ７を介して供給される。ノードＡの電圧は、ダイオ
ード接続された第２のＭＯＳ型トランジスタ２を介して
出力ノードであるノードＢに供給される。ノードＢと基
準電位点との間には負荷容量としての第２のキャパシタ
８が接続されており、この第２のキャパシタ８の両端の
電圧が、昇圧後の出力電圧として出力端子９から取り出
される。なお、第３のトランジスタ３のゲート電極はノ
ードＢに接続されている。

次に第３図の昇圧回路の動作を説明する。

まず、ＭＯＳ型トランジスタの基本的な動作原理として
、次のことが知られている。いま、ＭＯＳ型トランジス
タのゲート、ドレイン、ソース電極の各電圧をそれぞれ
ＶＧ＋　ｖ、、、ｖｓとすると、Ｖｏ≧ＶＧのときＶｓ−Ｖｏ−（ＶＴ＋△ＶＴ）　　　　　−−（１）但
し、ｖＴはＭＯＳ型トランジスタの閾値電圧Δｖ丁はバ
ックバイアス効果となる。

ここではｖＴ＋△ｖＴを２ｖと仮定して説明する。

第１の電源入力端子４に印加された第１の電源電圧（５
ｖ）が第１のトランジスタ１を介してノードＡに供給さ
れるため、ノードＡの電位Ｖ＾は、（１）式からＶＡ＝Ｖ（］　　　（Ｖｔ＋△ｖＴ）＝５Ｖ−２Ｖ＝３Ｖ　　　　　　　　　　　　　　　　　・・・・・
・（２）となる。ところが、ノードＡにはクロックパル
ス源６から振幅Ｖｏｏ（５Ｖ）のクロックパルスが印加
されるため、クロックパルスが立上がった瞬間に、ノー
ドＡの電位Ｖ＾は約８Ｖまで高まる。この８Ｖの電位Ｖ
Ａが第２のトランジスタ２を介してノードＢに供給され
るため、ノードＢの電位ｖＢは、同じ＜（１）式から、ＶＢ＝Ｖａ’　　（Ｖｔ＋△Ｖｒ）＝８Ｖ−２Ｖ＝６Ｖ　　　　　　　　　　　　　・・・・・・（３）
となる。

クロックパルスが立上がった瞬間、第３のトランジスタ
３はオフであるが、上述のようにクロックパルスの立上
りとともに第２のトランジスタ２がオンし、かつクロッ
クパルスの立下りに伴って第２のトランジスタ２がオフ
すると、第２のキャパシタ８に蓄えられた電荷によって
ノードＢの電位ｖＢが６ｖ程度まで高くなっているため
、第３のトランジスタ３がオンする。その結果、第２の
電源入力端子５に印加された第２の電源電圧Ｖｐ（１ｂ
ｖ）が、第３のトランジスタ３を介してノードＡに供給
される。このとき、ノードＡの電位Ｖ＾は、（１）式か
ら、ＶＡ＝ＶＧ　　（ｖｔ＋△Ｖｒ＞＝６Ｖ−２Ｖ＝４Ｖ　　　　　　　　　　　　　・・・・・・（４）
となる。

（１）式と（４）式を比較すれば明らかなように、ノー
ドＡの電位ｖＡは、クロックパルスの立上り前には３ｖ
であったのに、クロックパルスが一旦立上、った後に立
下ると、４Ｖに昇圧される。その間にノードＢの電位Ｖ
ａは６ｖまで昇圧され、この電圧が出力電圧として出力
端子９から取り出される。

このように、第３図の昇圧回路においては、クロックパ
ルスに同期して第２．第３のトランジスタ２，３が交互
にスイッチング動作を繰り返すことにより、ノードＡの
電位Ｖ＾が順次ステップ状に昇圧され、それに応じてノ
ードＢの電位ＶＢも順次ステップ状に昇圧される。その
結果、出力端子９からもステップ状に昇圧された出力電
圧が取り出される。出力端子９からの出力電圧は、最終
的には第２の電源電圧Ｖｐ（１５Ｖ）と同等の電位迄昇
圧され、この電圧が、ＥＥＰＲＯＭを構成する各ＭＮＯ
８型トランジスタのゲート電極に印加される。

なお、以上の説明からも明らかなように、第３図におい
て、第１．第２．第３のトランジスタ１．２．３と第２
のキャパシタ８とでチャージポンプを構成しており、第
１のキャパシタ７を介して加えられるクロックパルスに
同期してノードＢ（出力ノード）の電位を第１の電源電
圧（５ｖ）から第２の電源電圧Ｖｐ（１５Ｖ）へ順次ス
テップ状に昇圧する。

発明が解決しようとする課題ところで、第３図の第２の電源入力端子５に、十分大き
な電流シンク能力をもつ電源が接続された場合には、ノ
ードＣの電位Ｖｃはほぼ第２の電源電圧Ｖｐの値に固定
される。ところが、第２の電源入力端子５に、特願昭６
２−１２２９３１号あるいは米国特許第４．８３９，７
８７号に示されたようなチャージポンプを接続した場合
には次のような問題が起こる。

上述のチャージポンプの各段を構成するキャパシタは、
通常、数ｐＦ程度であり、数マイクロアンペアの電流し
か流せないため、電流シンク能力が小さい。またＥＥＦ
ＲＯＭのビット数が多くなるとリーク電流も増え、これ
も電流シンク能力の低下要因となる。第２の電源入力端
子５にこのような電流シンク能力の小さい電源が接続さ
れると、ノードＣの電位Ｖｃが、第１のキャパシタ７を
介して供給されるクロックパルスによって振られてしま
う。

ここで、クロックパルス源６のパルス振幅をＶＯＯ，ノ
ードＣの電位Ｖｃの変動振幅を△Ｖ、第１のキャパシタ
７の容量をＣＩ、ノードＣの浮遊容量をＣｓとすると、
第３図の等価回路は第４図のようになる。第４図におい
て、第１のキャパシタ７で生じる電荷Ｑがすべてノード
Ｃに転送されるとすると、Ｑ＝Ｃ１（ＶＤＤ−△ｖ）＝Ｃ５・△ｖ・・・・・・（
５）となる。（５）式から、となる。

前述のように、第３図に示す昇圧回路においては、ノー
ドＣの電位Ｖｃの振幅のピーク値が、第２、第３のトラ
ンジスタ２，３のスイッチング作用によって第２のキャ
パシタ８にホールドされ、ノードＢ（出力ノード）の電
位となる。そしてこのノードＢの電位が出力電圧として
出力端子９から取り出される。この過程で、ノードＣの
電位Ｖｃにクロックパルスのパルス振幅波形が重畳され
、△Ｖの電位変動が起こる。このため、出力端子９から
取り出される出力電圧は、本来第２の電源電圧Ｖｐによ
って決まる一定の電圧でなければならないのに、実際に
得られる出力電圧は、第２の電源電圧Ｖｐより△Ｖ高い
（Ｖｐ＋ΔＶ）によって決まる電圧になってしまう。

この問題は、第３図に示す昇圧回路を第５図のように複
数個接続した場合、更に次のような問題を引き起こす。

第５図において、昇圧ブロック１〜ｎは、それぞれ第３
図に示した昇圧回路に相当する。ここで、ノードＣの電
位Ｖｃの変動の振幅を△ｖｎ（△Ｖｎはｎ個の昇圧ブロ
ックを接続したときの変動振幅を表わす）、各昇圧ブロ
ックの第１のキャパシタ７１〜７ｎの容量値をＣＩＩ　
ｍ　ＣＩ２　＋　・・”・・＋　ＣＩｎ　ｌノードＣの
浮遊容量をＣｓ１１（Ｃｓｏは０段接続したときの浮遊
容量）とすると、（５）式より、Ｍ石ＣＩＭ（ＶＤＤ−
ΔＶｎ）＝Ｃｓｎ・△ｖ１ｍ・・・・・・（７）となる。（７）式からとなる。

（８）式から、ＣＩＭが太き（なれば左辺の値は小さく
なり、したがって右辺の値も小さ（なる。いいかえれば
、ΔｖｎがｖＤＤに近づく。つまり、ノードＣの電位ｖ
ｃの変動振幅△ｖｎがクロックパルスの振幅ｖＤＤに近
い値になる。

このように、第３図に示す昇圧ブロックを第５図のよう
に複数個接続すると、共通のクロックパルス源６に接続
される第１のキャパシタ７１〜７ｏの数が増加し、それ
によってノードＣの変動振幅△ｖｏも大きくなり、その
結果、各昇圧ブロック１〜ｎの出力端子９１〜９□から
取り出される出力電圧がｖｐ＋・△ｖ１に変動してしま
う。前述のようにΔｖｎは昇圧ブロックの段数によって
決まる値であるから、昇圧ブロックが１段のときくすな
わち第３図の構成）では出力端子９から取り出される出
力電圧が第６図（ａ）に示すようにＶｐ＋△Ｖ１で決ま
る電圧となり、昇圧ブロックが２段のときは、２段の昇
圧ブロックの出力電圧が共に第６図（ｂ）に示すように
Ｖ、十△Ｖ２で決まる電圧となり、昇圧ブロックがｎ段
のときは、全段の昇圧ブロックの出力電圧がすべて第６
図（Ｃ）に示すようにｖｐ＋△ｖｎで決まる電圧となる
。そして、前述の通り△ｖｎの最大値は、クロックパル
スの振幅ＶＯＯに近い値になる。

第５図のような昇圧回路を実際にＥＥＦＲＯＭの高圧パ
ルス発生回路として用いる場合には、ビット数に応じて
段数の異なる複数の昇圧回路を組込む必要がある。とこ
ろが、前述の通り複数の昇圧回路の出力電圧が、昇圧ブ
ロックの段数に応じて変動してしまうため、図示しない
チャージポンプから供給される第２の電源電圧ｖｐを、
正しく各ＭＮＯ３型トランジスタのゲート電極に伝える
ことができないという問題がある。

本発明の第１の目的は、クロックパルスによる電圧変動
の影響を除去することのできる昇圧回路を提供すること
にある。

本発明の第２の目的は、そのような昇圧ブロックを複数
個接続し、共通のクロックパルス源から複数の昇圧ブロ
ックにそれぞれキャパシタを介してクロックパルスを加
えても、各昇圧ブロックの出力電圧にクロックパスルに
よる電圧変動が現われないようにした昇圧回路を提供す
ることにある。

課題を解決するための手段本発明の昇圧回路は、要約すると、キャパシタを介して
加えられるクロックパルスに同期して出力ノードの電位
を第１の電源電圧の値から第２の電源電圧の値へ順次ス
テップ状に昇圧するチャージポンプを備え、このチャー
ジポンプの出力ノードと出力端子との間に接続した出力
ＭＯＳ型トランジスタのゲート電極に第２の電源電圧を
加えるようにしたものである。

作用このようにすれば、出力ＭＯＳ型トランジスタのゲート
電位が第２の電源電圧に固定される。このため、仮に第
２の電源の電流シンク能力が小さ（、そのために出力ノ
ードにクロックパルスによる電位変動が発生したとして
も、出力端子から取り出される出力電圧はクロックパル
スによる電位変動の影響を受けなくなる。その結果、本
発明の昇圧回路を半導体装置内に組込んだ場合、半導体
装置の内部回路に対して極めて安定な動作電圧を供給す
ることができる。

実施例以下、本発明の第１の実施例を第１図とともに説明する
。

第１図は昇圧回路の１段分（単位回路〉を示している。

第１図において、第１の電源入力端子４−には、たとえ
ば５ｖ程度の第１の電源電圧が印加される。第２の電源
入力端子５には、特願昭６２１２２９３１号あるいは米
国特許第４，８３９，７８７号に示されたようなチャー
ジポンプで昇圧された１５Ｖ程度の第２の電源電圧Ｖｐ
が印加される。

第１の電源電圧は、ダイオード接続された第１のＭＯＳ
型トランジスタ（以下、第１のトランジスタと呼ぶ）１
を介して第１の電源電圧の入力ノードであるノードＡに
供給される。第２の電源電圧Ｖｐは、ダイオード接続さ
れた第４のＭＯＳ型トランジスタ（以下、第４のトラン
ジスタと呼ぶ）１０、第２の電源電圧の入力ノードであ
るノードＣおよび第３のトランジスタ３を介してノード
Ａに供給される。

一方、ノードＡには、ＩＭＨｚ前後の高い周波数をもち
、かつ第１の電源電圧とほぼ等しい振幅ＶＯＯ（この場
合５Ｖ）をもつクロックパルスがクロックパルス源６か
ら結合容量としての第１のキャパシタ７を介して供給さ
れる。ノードＡの電圧は、ダイオード接続された第２の
ＭＯＳ型トランジスタ２を介してチャージポンプの出力
ノードであるノードＢに供給される。ノードＢと基準電
位点との間には負荷容量としての第２のキャパシタ８が
接続されており、この第２のキャパシタ８の両端の電圧
が出力ＭＯＳ型トランジスタである第５のＭＯＳ型トラ
ンジスタ（以下、第５のトランジスタと呼ぶ）１１を介
して、昇圧後の出力端子９から出力される。なお、第３
のトランジスタ３のゲ−上電極はノードＢに接続されて
おり、第５のトランジスタ１ｒのゲート電極は第４のト
ランジスタ１０のゲート電極に接続されている。

第１図と第３図を比較すれば明らかなように、第１図の
実施例は、第３図の従来の昇圧回路に対して第４．第５
のトランジスタ１０．１１を付加したものである。

次に第１図の実施例の動作を説明する。

第１の電源電圧が第１のトランジスタ１を介してノード
Ａに供給されるため、ノードＡの電圧Ｖ＾は、ｃ２）式
と同様でありＶＡ＝ＶＧ　−（ＶＴ＋△ＶＴ）＝５Ｖ−２Ｖ＝３Ｖ　　　　　　　　　　　　　・・・・・・（９）
となる。一方、ノードＡにはクロックパルス源６から振
幅Ｖｏｏ（５Ｖ）のクロックパルスが印加されるため、
クロックパルスが立上った瞬間に、ノードＡの電位Ｖ＾
は約８ｖまで高まる。この８Ｖの電位Ｖ＾が第２のトラ
ンジスタ２を介してノードＢに供給されるため、ノード
Ｂの電位ＶＢは、（３）式と同じく、ＶＢ＝ＶＧ　　（ＶＴ＋△Ｖｔ）＝８Ｖ−２Ｖ６ｖ　　　　　　　　　　　・・・・・・Ｇｏとなる。

クロックパルスが立上がった瞬間、第３のトランジスタ
３はオフであるが、上述のようにクロックパルスの立上
りとともに第２のトランジスタ２がオンし、かつクロッ
クパルスの立下りに伴って第２のトランジスタ２がオフ
すると、第２のキャパシタ８に蓄えられた電荷によって
ノードＢの電位ＶＢが６Ｖ程度まで高くなっているため
、第３のトランジスタ３がオンする。その結果、第２の
電源入力端子５に印加された第２の電源電圧ｖｐ（１５
Ｖ）が第４のトランジスタ１０．第３のトランジスタ３
を介してノードＡに供給される。このときノードＣの電
位Ｖｃは、ＶＣ＝ＶＧ−（ＶＴ＋△ＶＴ）＝１５Ｖ−２Ｖ＝１３ｖ　　　　　　　　　　・・・・・・（１１）と
なり、ノードＡの電位Ｖ＾は、ＶＡ＝ＶＧ−（ＶＴ＋△ＶＴ）＝６Ｖ−２Ｖ＝４Ｖ　　　　　　　　　　　　・・・・・・（１２）
となる。

（９）式と（１２）式を比較すれば明らかなように、ノ
ードＡの電位Ｖ＾は、クロックパルスの立上り前には３
Ｖであったのに、クロックパルスが一旦立上った後に立
下ると、４ｖに昇圧される。その間にノードＢの電位Ｖ
Ｂは６ｖまで昇圧され、この電圧が出力電圧として出力
端子９から取り出される。

このように第１図の実施例においても、クロックパルス
に同期して第２．第３のトランジスタ２．３が交互にス
イッチング動作を繰り返すことにより、ノードＡの電位
Ｖ＾が順次ステップ状に昇圧され、それに応じてノード
Ｂの電位ＶＢも順次ステップ状に昇圧される。その結果
、出力端子９からもステップ状に昇圧された出力電圧が
取り出される。出力端子９からの出力電圧は、最終的に
は第２の電源電圧Ｖｐ（１５Ｖ）とほぼ同等の電位迄昇
圧され、この電圧が、ＥＥＦＲＯＭを構成する各ＭＮＯ
８型トランジスタのゲート電極に印加される。

ところで、第１図の実施例においても、第２の電源入力
端子５に電流シンク能力の小さい電源が接続されると、
ノードＣの電位Ｖｃが、第１のキャパシタ７を介して供
給されるクロックパルスによって変動する。しかし、第
１図の実施例のように、第４．第５のトランジスタ１０
．１１を付加した場合には、この変動による影響を除去
することができる。

その理由を以下に説明する。

クロックパルスに同期して第２．第３のトランジスタ２
，３が交互にスイッチング動作を繰り返し、第１の電源
入力端子４からの第１の電源電圧を順次昇圧して、ノー
ドＢの電位Ｖｎが、第２の電源電圧Ｖｐとほぼ等しくな
った状態を考える。

このときノードＣの電位Ｖｃのクロックパルスによる変
動振幅を△Ｖとすると、ノードＣの電位ＶｃはＶｃ＝Ｖａ　　　（ＶＴ＋△ＶＴ）＋△Ｖ＝ＶＰ−（Ｖ
Ｔ＋△ＶＴ）＋△Ｖ・・・・・・（１３）となる。以下、前述と同様の動作によって、ノードＢの
電位ＶａはＶＢ＝ｖｐ＋△ｖ　　　　　　　　・・・・・・（１４
）となり、第５のトランジスタ１１のドレイン電極（入
力側）に変動振幅△Ｖの影響が現われる。

ところが、第５のトランジスタ１１のゲート電極には、
第２の電源入力端子５に供給される第２の電源電圧Ｖ、
が直接加えられている。しかも（１４）式からドレイン
電極の電位ＶＤはＶ、＋ΔＶである。したがって、第５
のトランジスタ１１は、常にＶＤ≧ｖ。

の条件を満足している。その結果、第５のトランジスタ
１１においては、常に（１）式が成立し、Ｖｓ＝Ｖａ　
　（ｖ丁＋ΔＶｒ）＝ＶＰ−（ＶＴ＋△Ｖｒ）　　　　　・・・・・（１５
）となる。（Ｉ５）式から明らかなように、出力端子９
から取り出される出力電圧はｖｐ、　ＶＴ＋△ｖＴのみ
で決まり、クロックパルスによる振幅変動ΔＶには影響
されない。

このように、第１図の実施例によれば、クロックパルス
による振幅変動△Ｖの影響を受けることなく、常に安定
した出力電圧を得ることができる。

第２図は、第１図に示す昇圧ブロックをｎ段接続した昇
圧回路を示している。第２図において、昇圧ブロック１
〜ｎはそれぞれ第１図に示した昇圧回路に相当している
。各昇圧ブロック１〜ｎの出力ライン９１〜９ｏは、Ｅ
ＥＰＲＯＭを構成するＭＮＯ３型トランジスタ１２〜１
４のゲート電極に接続される。

第２図のように、複数の昇圧ブロック１〜ｎを継続接続
し、共通のクロックパルス源６からそれぞれ第１のキャ
パシタ７１〜７ｏを介して各昇圧ブロック１〜ｎにクロ
ックパルスを供給した場合にも、第１図の動作原理から
明らかなように、各昇圧ブロック１−ｎの出力ライン９
１〜９ｎの出力電圧は、常に、第２の電源電圧ｖＰと、
第５のトランジスタ１１の閾値電圧７丁と、バックバイ
アス効果△ｖＴとで決まる。

ＶＰ　　（ＶＴ＋△ＶＴ）に固定され、クロックパルスによる変動の影響は現われ
ない。したがって、Ｅ　Ｅ　Ｐ　ＲＯＭに、ビット数に
応じて段数の異なる複数の昇圧回路を組込んだ場合でも
、昇圧ブロックの数に応じて、昇圧回路毎に出力電圧が
変動するという間圧は発生しない。

発明の効果本発明は、キャパシタを介して加えられるクロックパル
スに同期して出力ノードの電位を第１の電源電圧の値か
ら第２の電源電圧の値へ順次ステップ状に昇圧するチャ
ージポンプを備え、このチャージポンプの出力ノードと
出力端子の間に接続した出力ＭＯＳ型トランジスタのゲ
ート電極に第２の電源電圧を供給するようにしたもので
ある。このようにすれば、出力ＭＯＳ型トランジスタの
ゲート電位が第２の電源電圧の値に固定されるため、出
力端子から取り出される出力電圧にクロックパルスによ
る電位変動が現われない。

【図面の簡単な説明】

第１図は本発明の第１の実施例における昇圧回路の回路
図、第２図は本発明の第２の実施例における昇圧回路の
回路図、第３図は従来の昇圧回路を示す回路図、第４図
は第３図の等価回路図、第５図は従来の他の昇圧回路を
示す回路図、第６図は第５図の動作を説明するための電
圧波形図である。１．２．３・・・・・・第１．第２．第３のトランジス
タ、４，５・・・・・・第１．第２の電源入力端子、６
・・・・・・クロックパルス源、７・・・・・・第１の
キャパシタ、８・・・・・・第２のキャパシタ、９・・
・・・・出力端子、１０゜１１・・・・・・第４．第５
のトランジスタ、１２〜１４・・・・・・ＭＮＯ８型ト
ランジスタ。代理人の氏名　弁理士　粟野重孝　ほか１名１．２Ｊ　
　葛！、茗２葛３のトランジスり４，５　　篤１．１ｊ
２ｎ電！、ｘｏ４多６・　り０９り、ＩＦルス５Ｉ！Ａ７″・　葛１＃ＩＪ４−や＋１’５／りδ・・・　Ｈ２
ｎ　キ、−でし５１り９−力京島多に、１１・葛４．纂Ｓのトラゾジスタ

Claims

【特許請求の範囲】

（１）キャパシタを介して加えられるクロックパルスに
同期して、出力ノードの電位を第１の電源電圧の値から
第２の電源電圧の値まで順次ステップ状に昇圧するチャ
ージポンプと、上記出力ノードと出力端子の間に接続された出力ＭＯＳ
型トランジスタと、上記出力ＭＯＳ型トランジスタのゲート電極に上記第２
の電源電圧を供給するゲート電圧供給手段と、を備えた昇圧回路。
（２）ゲート電圧供給手段を、第２の電源電圧入力端子とチャージポンプの入力ノード
との間に接続された、ダイオード接続された入力ＭＯＳ
型トランジスタと、上記入力ＭＯＳ型トランジスタのゲート電極と出力ＭＯ
Ｓ型トランジスタのゲート電極とを接続する手段と、で構成したことを特徴とする特許請求の範囲第１項記載
の昇圧回路。
（３）第１の電源電圧入力端子と第１のノードの間に接
続された、ダイオード接続された第１のＭＯＳ型トラン
ジスタと、上記第１のノードと第２のノードの間に接続された、ダ
イオード接続された第２のＭＯＳ型トランジスタと、クロックパルス源と、上記クロックパルス源と上記第１のノードの間に接続さ
れた第１のキャパシタと、上記第２のノードと基準電位点の間に接続された第２の
キャパシタと、上記第１のノードと第３のノードの間に接続された第３
のＭＯＳ型トランジスタと、上記第３のノードと第２の電源入力端子の間に接続され
た、ダイオード接続された第４のトランジスタと、上記第２のノードと出力端子の間に接続された第５のＭ
ＯＳ型トランジスタと、上記第３のＭＯＳ型トランジスタのゲート電極と上記第
２のノードを接続する手段と、上記第２の電源電圧入力端子と上記第５のＭＯＳ型トラ
ンジスタのゲート電極とを接続する手段と、を備えた昇圧回路。
（４）共通のクロックパルス源と上記クロックパルス源に接続された複数のキャパシタと、上記クロックパルス源から上記各キャパシタを介して供
給されるクロックパルスに同期して、出力ノードの電位
を第１の電源電圧の値から第２の電源電圧の値まで順次
ステップ状に昇圧する複数のチャージポンプと、上記各チャージポンプにおける上記出力ノードと出力端
子との間に接続された出力ＭＯＳ型トランジスタと、上記各チャージポンプにおける上記出力ＭＯＳ型トラン
ジスタのゲート電極に上記第２の電源電圧を供給するゲ
ート電圧供給手段と、を備えた昇圧回路。
（５）ゲート電圧供給手段を、第２の電源電圧入力端子と各チャージポンプの入力ノー
ドとの間に接続された、ダイオード接続された入力ＭＯ
Ｓ型トランジスタと、上記入力ＭＯＳ型トランジスタのゲート電極と上記各チ
ャージポンプの出力ＭＯＳ型トランジスタのゲート電極
とを接続する手段と、で構成したことを特徴とする特許請求の範囲第４項記載
の昇圧回路。