JPH0159622B2

JPH0159622B2 -

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Publication number: JPH0159622B2
Application number: JP10193281A
Authority: JP
Inventors: Masaaki Yasumoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-06-30
Filing date: 1981-06-30
Publication date: 1989-12-19
Also published as: JPS583070A

Description

【発明の詳細な説明】本発明は、２個のMOSFETを用いたアナログ
乗算器の出力回路の構成、及びその駆動方法に関
する。

２個のMOSFETを用いたアナログ乗算器は、
回路構成が簡単で、従来から、電荷転送素子等を
用いたフイルタ特性を可変できるトランスバーサ
ル・フイルタの重み付け回路等でよく用いられて
いる。

第１図は、２個のMOSFETを用いたアナログ
乗算器の動作原理を説明するための図である。

MOSFET１及び２は、前記アナログ乗算器を
構成する２個のMOSFETで、これら２個の
MOSFET１及び２の特性は等しい。該
MOSFET１のゲートは端子１８に接続されてお
り、一方の拡散層、及び他方の拡散層は、それぞ
れ配線１０及び１１が接続されている。一方、該
MOSFET２のゲートは端子１９に接続されてお
り、一方の拡散層、及び他方の拡散層は、それぞ
れ配線１２及び１３が接続されている。そして、
配線１０と１２は、共通に端子１６に接続され、
配線１１は、４象限アナログ乗算器の出力回路３
の正相入力端子に、配線１３は該出力回路３の逆
相入力端子に接続されている。また該出力回路３
には、基準電圧入力端子１７が設けられており、
該出力回路３の出力がアナログ乗算器の出力端子
２０となつている。該出力回路３は、配線１１，
１３の電圧を第４の端子１７から印加される第１
のバイアス電圧V_Rに保持すると共に、第１の
MOSFET１に流れるドレイン電流I_D1と第２の
MOSFET２に流れるドレイン電流I_D2との差に比
例した出力電圧を出力端子２０に出力する機能を
有する。

さて、第１の端子１６に印加される電圧を、第
１のバイアス電圧V_Rに重畳された第１の入力信
号電圧V₁第２の端子１８に印加される電圧を、
第２のバイアス電圧V_Bに重畳された第２の入力
信号電圧V₂、第３の端子１９から印加される電
圧を、第２のバイアス電圧V_Bとし、これら、第
１から第４の端子１６，１８，１９，１７に印加
される電圧値を、常に第１のMOSFET１及び第
２のMOSFET２から３極管領域で動作するよう
に設定する。もし、第１の入力信号電圧V₁が正
であるとすると、第１のMOSFET１に流れるド
レイン電流I_B1、第２のMOSFET２に流れるドレ
イン電流I_D2は、第１のMOSFET１及び第２の
MOSFET２の閾値電圧をV_T構造、寸法から決ま
る定数をＢとし、端子１６から出力回路３の方向
へ流れる電流を正とすると、それぞれ I_D1＝Ｂ｛（V_B＋V₂−V_R−V_T）V₁−１／２V² ₁｝ (1)式 I_D2＝Ｂ｛（V_B−V_R−V_T）V₁−１／２V² ₁｝ (2)式となる。そこで、出力回路３において、上記電流
値の差を求め、出力回路３の電流電圧変換係数を
Ｋとして、上記電流値の差を電圧に変換すると、
端子２０の出力電圧Voutは、 Vout＝Ｋ（I₁−I₂）＝KBV₁・V₂ (3)式となる。即ち、出力電圧Voutは、第１の入力信
号電圧V₁と第２の入力信号電圧V₂の乗算結果に
比例している。一方、第１の入力信号電圧V₁が
負の場合には、第１のMOSFET１と第２の
MOSFET２に流れる電流の方向が、第１の入力
信号電圧V₁が正の場合と逆になり、その電流値
は、それぞれ I_D1＝−Ｂ｛（V_B＋V₂−V_R−V₁−V_T）V₁ −１／２V² ₁｝（1′）式 I_D2＝−Ｂ｛（V_B−V_R−V₁−V_T）V₁ −１／２V² ₁｝（2′）式となる。しかし、これらの電流値の差をとると、
前に示した様な出力電圧Voutとなり、４象限ア
ナログ乗算機能を果すことがわかる。

第２図は、第１図による従来の４象限アナログ
乗算器の具体例である。破線で囲まれた領域３
は、第１図に示された同一番号のブロツクに相等
し、４象限アナログ乗算器の出力回路である。該
破線で囲まれた部分３以外の構成要素は第１図と
同一であるので、第１図と同一番号が付けられて
いる。また端子１６，１８，１９，１７には、第
１図と同様な電圧が印加されるとする。該出力回
路３の内部について説明する。

演算増幅器２１と抵抗２２で構成される第１の
電流電圧変換器、及び演算増幅器２３と抵抗２４
で構成される第２の電流電圧変換器は、それぞ
れ、配線１７及び配線１３の電圧を、端子１７か
ら印加される第１のバイアス電圧V_Rに設定する
と共に、第１のMOSFET１に流れる電流I_D1、第
２のMOSFET２に流れる電流I_D2に比例した電圧
値を出力する。第１のMOSFET１に流れるドレ
イン電流I_D1は、(1)式もしくは（1′）式で与えられ
るが、該ドレイン電流I_D1は全て抵抗２２に流れ
込む。従つて抵抗２２の抵抗値をR_Fとすると演
算増幅器２１の出力端子には、（V_R−I_D1・R_F）な
る電圧が出力される。

同様に、第２のMOSFET２に流れるドレイン
電流I_B2は、(2)式もしくは（2′）式で与えられ、抵
抗２４の抵抗値をR_Fとすると、演算増幅器２３
の出力端子には、（V_R−I_D2R_F）なる電圧が出力さ
れる。一方、演算増幅器２５と、抵抗値R_Dの抵
抗２６，２７，２８，２９は、ゲイン１の減算器
を構成し、演算増幅器２１の出力端子は配線１４
を介して減算器の逆相入力端子３１に、演算増幅
器２３の出力端子は、配線１５を介して減算器の
正相入力端子３０に接続されている。そして、減
算器の出力端子は、４象限アナログ乗算器の出力
端子２０に接続されている。出力端子２０には、
端子３０から入力される電圧と端子３１から入力
される電圧の差が出力されるから、その出力電圧
Voutは、（I_D1−I_D2）R_F＝R_F・BV₁・V₂となり、
第１の入力信号電圧V₁と第２の入力信号電圧V₂
の乗算結果が得られる。

以上示した従来のアナログ乗算器は、２個の同
一特性のMOSFETと３個の演算増幅器と６コの
抵抗で容易に実現できるが、この従来の構成を用
いて、低消費電力でIC化された４象限アナログ
乗算器を得るには、種々の問題点が発生する。ま
ず、試作プロセスがMOSプロセスとなるために、
均一でしかも大きな値（＞1KΩ）の抵抗を作る
ことは、困難である。また、抵抗素子として、不
純物拡散層や不純物をドープしたポリシリコン等
を用いた場合には、流れる電流値により抵抗値が
変化する抵抗の非線型性が発生する。更に、抵抗
を用いているために、各抵抗には、常時電流が流
れ、消費電力が増加する。

本発明の目的は、これら従来の欠点を除去し、
低消費電力で、小型IC化が可能なアナログ乗算
器とその駆動方法を提供することにある。

本発明によれば、同一の特性を有する第１の
MOSFETと第２のMOSFETのそれぞれの一方
の拡散層を共通に第１の端子に接続し、該第１の
MOSFET及び該第２のMOSFETの他方の拡散
層をそれぞれ、演算増幅器とスイツチと容量で構
成される第１の積分器、第２の積分器の積分入力
端子に接続し、前記第１のMOSFETのゲート及
び前記第２のMOSFETのゲートは、それぞれ、
第２の端子、第３の端子に接続され、前記第１の
積分器、及び第２の積分器に設けられている基準
電圧入力端子は共通に、第４の端子に接続され、
更に第１の積分器の出力端子と前記第２の積分器
の積分入力端子との間には、該第１の積分器に用
いられている積分容量と同一の容量値を有する容
量が設けられており、該第２の積分器の出力端子
が第５の端子に接続されていることを特徴とする
アナログ乗算器および同一特性を有する第１の
MOSFETと第２のMOSFETのそれぞれの一方
の拡散層を共通に第１の端子に接続し該第１の
MOSFET及び第２のMOSFETの他方の拡散層
をそれぞれ、第１のスイツチ、第２のスイツチの
一方の端子に接続し、前記第１のMOSFETのゲ
ート及び前記第２のMOSFETのゲートは、それ
ぞれ第２の端子、第３の端子に接続され、前記第
１のスイツチ及び前記第２のスイツチの他方の端
子は、それぞれ演算増幅器とスイツチと容量で構
成される第１の積分器第２の積分器の積分入力端
子に接続し、該第１の積分器、及び第２の積分器
に設けられている基準電圧入力端子は、共通に第
４の端子に接続され、更に、第１の積分器の出力
端子と、前記第２の積分器の積分入力端子との間
には、該第１の積分器に用いられている積分容量
と同一の容量値を有する容量が設けられており、
該第２の積分器の出力端子が第５の端子に接続さ
れていることを特徴とするアナログ乗算器が得ら
れる。

更に、本発明によれば、同一の特性を有する第
１のMOSFETと第２のMOSFETのそれぞれの
一方の拡散層を共通に第１の端子に接続し該第１
のMOSFET及び第２のMOSFETの他方の拡散
層をそれぞれ、第１のスイツチ、第２のスイツチ
の一方の端子に接続し、前記第１のMOSFETの
ゲート及び前記第２のMOSFETのゲートは、そ
れぞれ、第２の端子、第３の端子に接続され、前
記第１のスイツチ、及び前記第２のスイツチの他
方の端子は、それぞれ演算増幅器とスイツチと容
量で構成される第１の積分器、第２の積分器の積
分入力端子に接続し、該第１の積分器、及び該第
２の積分器に設けられている基準電圧入力端子
は、共通に第４の端子に接続され、更に、第１の
積分器の出力端子と、前記第２の積分器の積分入
力端子との間には、該第１の積分器に用いられて
いる積分容量と同一の容量値を有する容量が設け
られており、該第２の積分器の出力端子が第５の
端子に接続されているアナログ乗算器において第
１の端子には、第１のバイアス電圧に重畳された
第１の入力信号電圧を印加し、第２の端子には、
第２のバイアス電圧に重畳された第２の入力信号
電圧を印加し、第３の端子には、第２のバイアス
電圧を印加し、第４の端子には、第１のバイアス
電圧を印加し、第１の積分器、及び第２の積分器
をリセツトすると共に、第１のスイツチ及び第２
のスイツチを導通状態にし、前記第１の
MOSFET及び前記第２のMOSFETの他方の拡
散層の電位を第４の端子に印加されている第１の
バイアス電圧に設定し、この後、第１の積分器、
及び第２の積分器のリセツトを解除し、第１の
MOSFETに流れる第１の電流を第１の積分器に
おいて積分すると共に、第２のMOSFETに流れ
る第２の電流を第１の積分器の出力端子と第２の
積分器の積分入力間に接続されている容量と第２
の積分器において積分するが、第１の積分器の出
力端子と第２の積分器の積分入力端子間に接続さ
れている容量には、第１の積分器によつて積分さ
れる第１の電流による電荷が積分されるため、第
２の積分器では、第１の電流と第２の電流の差に
比例した量を積分し、該第２の積分器の出力端
子、即ち、第５の端子に、第１の入力信号電圧と
第２の入力信号電圧の積に比例した電圧を生ぜし
め、次に、第１のスイツチ及び第２のスイツチを
非導通状態にし、第１の積分器、第２の積分器の
積分を停止させ、上記手順を繰り返す次のサンプ
リング期間まで信号をホールドすることを特徴と
したアナログ乗算器の駆動方法が得られる。

以下、図面を用いて本発明を詳細に説明する。

第３図は、本発明による実施例である。
MOSFET１、及び２は、４象限アナログ乗算器
を構成する２個のMOSFETで、これら２個の
MOSFET１、及び２の特性は等しい。該
MOSFET１、及び２の一方の拡散層はそれぞ
れ、配線１０，１２を介して共通に、端子１６に
接続されており、MOSFET１及び２の他方の拡
散層は、それぞれ配線１１，１３を介して、演算
増幅器４２の反転入力端子４５及び演算増幅器４
７の反転入力端子５１に接続されている。そして
MOSFET１のゲートは端子１８に、MOSFET
２のゲートは端子１９に接続されている。また第
１のキヤパシタ４３スイツチ４４は、演算増幅器
４２の反転入力端子４５と出力端子４６の間に接
続され、これら演算増幅器４２、第１のキヤパシ
タ４３、及びスイツチ４４は第１の積分器を構成
している。一方、第２のキヤパシタ４８、スイツ
チ４９は、演算増幅器４７の反転入力端子５１と
出力端子５２の間に接続され、これら演算増幅器
４７、第２のキヤパシタ４８、及びスイツチ４９
は、第２の積分器を構成している。

更に、演算増幅器４２、演算増幅器４７の非反
転入力端子は、基準電圧入力端子として、共通に
端子５３に接続されている。そして、演算増幅器
４２の出力端子４６、則ち、第１の積分器の出力
端子と演算増幅器４７の出力端子５２、即ち、第
２の積分器の出力端子の間には、第１の積分器に
用いられている第１のキヤパシタ４３と等しい容
量値の第３のキヤパシタ５０が接続されている。
そして演算増幅器４７の出力端子５２は、アナロ
グ乗算器の出力端子６０に接続されている。

第４図は、本発明の一実施例である第３図の動
作を説明するためのものである。２０１は、端子
１８から印加される第２のバイアス電圧V_Bに重
畳される第２の信号電圧である。ここでは説明を
簡単にするために、第２の信号電圧は直流電圧
V₂とする。２０２は端子１６から印加される第
１のバイアス電圧V_Rに重畳される第１の信号電
圧である。ここでは説明を簡単にするために、第
１の信号電圧は、図の様な、振幅V₁の正負のパ
ルス電圧とする。２０３は、積分器のスイツチ４
４，４９を開閉するためのパルスで、高レベルで
スイツチは導通状態、低レベルでスイツチが非導
通状態になるものとする。２０４は、第１の積分
器の出力、即ち、演算増幅器４２の出力端子４６
の出力波形の模式図、２０５は、アナログ乗算器
の出力端子６０の出力波形の模式図である。更に
端子１９には、第２のバイアス電圧V_Bが端子５
３には第１のバイアス電圧が印加され、これら端
子１６，１８，１９，５３に印加される電圧は、
第１のMOSFET１及び第２のMOSFET２が３
極管領域で常に動作する様に設定する。

まずt_Aの期間２１０を考える。この期間２１０
では、スイツチ４４と４９が導通状態であるた
め、キヤパシタ４３と４８は、電荷がクリアさ
れ、端子４６，５２の電圧はV_Rに設定されてい
る。従つて第３のキヤパシタ５０の両端の電圧も
等しく第３のキヤパシタ５０の電荷もクリアされ
ている。次にt_Bの期間２１１になり、スイツチ４
４と４９が非導通状態になると、配線１１は依然
V_Rに設定されているので、MOSFET１には(1)式
で示した電流値I_D1が流れ、この電流は、第１の
キヤパシタ４３で積分される。期間２１１の始ま
りからの時間をt_d（＜t_B）とすると、容量４３に
蓄積される電荷は、I_D1・t_dとなり、第１のキヤパ
シタ４３の容量値をＣとすると、演算増幅器４２
の出力端子４６の電圧は、｛V_R−（I_D1・t_d／Ｃ｝
となる。従つて、端子４６の出力電圧は、時間の
一次関数となり、２０４の様な〓状波形となる。
一方、MOSFET２には(2)式で示した電流値I_D2が
流れ、この電流は、第２のキヤパシタ４８と、第
３のキヤパシタ５０において積分される。第３の
キヤパシタ５０の両端の電圧は、時間t_dでは−
（I_D1・t_d／Ｃ）であるから第３のキヤパシタ５０
の容量値をＣとすると、第３のキヤパシタ５０に
蓄積される電荷は、I_D1・t_dとなる。MOSFET２
から流入されて来る電荷は、I_D2・t_dであるから、
第２のキヤパシタ４８に蓄積される電荷は、
（I_D2・t_d−I_D1・t_d）＝（I_D2−I_D1）・t_dとなる。第２
の
キヤパシタ４８の容量をＣとすると、演算増幅器
４７の出力端子５２即ちアナログ乗算器の出力端
子６０には、｛−（I_D2−I_D1）・t_d／Ｃ＋V_R｝＝｛（I_D
1
−I_D2）・t_d／Ｃ＋V_R｝となる。V_Rは第１のバイア
ス電圧で直流成分であるから、信号成分は、
｛（I_D1−I_D2）・t_d／Ｃ｝となり、MOSFET１に流
れる電流I_D1とMOSFET２に流れる電流I_D2の差に
比例している。即ち、出力電圧Voutは、第１の
入力信号電圧V₁と第２の入力信号電圧V₂の乗算
結果に比例する。

ところが、第３図の場合の出力電圧は、第４図
の２０５の出力波形の様な〓状波形となり、この
またアナログ出力を取り出せない。しかし、次段
にサンプルホールダ等のようなサンプリング・ア
ナログ素子が接続される様なシステムにおいて
は、次段のサンプリングのタイミングをt_Bの期間
２１１に設定することにより、正確な乗算結果を
得ることができる。従つて、第３図の発明は、サ
ンプリング・アナログ回路で構成されたシステム
の中の１機能素子として用いる場合には、有効で
かつ優れたアナログ乗算器である。

第５図は、本発明を単体のアナログ乗算器とし
て用いるために出力電圧をホールドする機能を組
み込んだ場合の１例である。各部の構成は、第３
図とほぼ同じで、ホールドの為の第１のスイツチ
４０、第２のスイツチ４１がそれぞれ配線１１と
演算増幅器４２の反転入力端子４５の間、及び配
線１３と演算増幅器４７の反転入力端子５１の間
に設けられている。

第６図は、第５図における本発明の駆動方法の
１例を説明するための図である。１０１は、端子
１８から印加される第２のバイアス電圧V_Bに重
畳される第２の信号電圧である。ここでは説明を
簡単にするために、第２の信号電圧は直流電圧
V₂とする。１０２は、端子１６から印加される
第１のバイアス電圧V_Rに重畳される第１の信号
電圧である。ここでは、説明を簡単にするため
に、第１の信号電圧は、図の様な振幅V₁の正負
のパルス電圧とする。

１０３は、スイツチ４４及び４９を開閉するた
めのパルス、１０４はスイツチ４０及び４１を開
閉するためのパルスで、これらのスイツチ４０，
４１，４４，４９は、パルスが高レベル時に導通
状態に、パルスが低レベル時に非導通状態になる
ものとする。１０５は、第１の積分器の出力、即
ち第１の演算増幅器４２の出力端子４６の電圧の
変化、１０６は、第２の積分器の出力、即ち第２
の演算増幅器４７の出力端子５２かつアナログ乗
算器の出力端子６０の出力電圧Voutの模式図で
ある。更に、端子１９には、第２のバイアス電圧
V_Bが、端子５３には第１のバイアス電圧V_Rが印
加され、これら端子１６，１８，１９，５３に印
加される電圧は第１のMOSFET１及び第２の
MOSFET２が３極管領域で常に動作する様に設
定する。

まず、t₁の期間１１０を考える。この期間１１
０では、スイツチ４４とスイツチ４９が導通状
態、スイツチ４０とスイツチ４１は非導通状態と
なつている。従つて第１の演算増幅器４２と第２
の演算増幅器４７は、いずれも電圧フオロワとな
つており、第１の演算増幅器４２の反転入力端子
４５、出力端子４６、及び、第２の演算増幅器４
７の反転入力端子５１、出力端子５２は、端子５
３から印加されている第１のバイアス電圧V_Rと
なつている。従つて、第１のキヤパシタ４３、第
２のキヤパシタ４８、第３のキヤパシタ５０に
は、電荷が存在しない、所謂、リセツト状態とな
つている。この時、配線１１，１３の電位は、第
１のMOSFET１、第２のMOSFET２のドレイ
ン電流が流れないために、端子１６から印加され
る電圧（V_R＋V₁）になつている。

次に、t₂の期間１１１になりスイツチ４４とス
イツチ４９が導通状態のまま、スイツチ４０とス
イツチ４１が導通状態になつたとすると、配線１
１、配線１３は、それぞれ第１の演算増幅器４２
の反転入力端子４５、第２の演算増幅器４７の反
転入力端子５１と接続され、第１のMOSFET
１、第２のMOSFET２のソース（もしくはドレ
イン）電圧は第１のバイアス電圧V_Rに等しくな
り、(1)式で示された第１のMOSFET１のドレイ
ン電流I_D1、(2)式で示された第２のMOSFET２の
ドレイン電流I_D2がそれぞれ第２のスイツチ４４、
第４のスイツチ４９を流れる。しかし、第２のス
イツチ４４と第４のスイツチ４９は依然導通状態
であるので第１の演算増幅器４２の出力端子４６
の電圧１０５、第２の演算増幅器４７の出力端子
５２の電圧１０６はt₁の期間１１０と同じく電圧
V_Rとなつている。

次に、t₃の期間１１２となり、スイツチ４０と
スイツチ４１が導通状態のまま、スイツチ４４と
スイツチ４９が非導通になると、第１の演算増幅
器４２の反転入力端子４５は常に電圧V_Rにセツ
トされているから、スイツチ４０を流れる電流
は、t₂の期間１１１と同一の電流値I_D1で、この電
流は第１のキヤパシタ４３で積分される。期間１
１２の始まりからの時間をt_d（＜t₃）とすると、
第１のキヤパシタ４３に蓄積される電荷は、
I_D1・t_dとなり、第１のキヤパシタ４３の容量Ｃと
すると、第１の演算増幅器４２の出力端子４６の
電圧は、｛V_R−（I_D1・t_d／Ｃ）｝となる。一方、ス
イツチ４１に流れる電流もt₂の期間１１１と同一
の電流値I_D2で、この電流は、第２のキヤパシタ
４８と第３のキヤパシタ５０で積分される。第３
のキヤパシタ５０の両端の電圧は、第２の演算増
幅器４７の反転入力端子５１の電圧V_Rと第１の
演算増幅器４２の出力端子４６の電圧｛V_R−
（I_D1・t_d／Ｃ）｝の差の電圧（I_D1・t_d／Ｃである。
従つて、第３のキヤパシタ５０の容量を第１のキ
ヤパシタ４３の容量と等しく、Ｃとすると、第３
のキヤパシタ５０に蓄えられる電荷は、（I_D1・t_d）
となる。第２のキヤパシタ４８と第３のキヤパシ
タ５０に蓄積される全電荷量は、スイツチ４１に
流れる電流の積分値であるから、（I_D2・t_d）であ
る。

従つて、第２のキヤパシタ４８に蓄積される電
荷量は（I_D2−I_D1）・t_dとなり、第２のキヤパシタ
４８の容量をＣとすると、第２の演算増幅器４８
の出力端子５２即ちアナログ乗算器の出力端子６
０の電圧Voutは｛（I_D1−I_D2）・t_d／Ｃ＋V_R｝とな
る。V_Rは第１のバイアス電圧で直流成分である
から、信号成分は、（I_D1−I_D2）・t_d／Ｃとなり、
この値は、第１のMOSFET１に流れるドレイン
電流I_D1と第２のMOSFET２に流れるドレイン電
流I_D2の差に比例している。即ち、出力電圧Vout
は、第１の入力信号電圧V₁と第２の入力電圧V₂
の乗算結果に比例している。

次に、t₄の期間１１３において、スイツチ４０
と４１非導通にし、第１のMOSFET１及び第２
のMOSFET２に流れる電流を止めて、出力電圧
Voutをホールドする。このホールドされた出力
電圧Voutの信号成分は、t₃の期間１１２に依存
し、その値は、（I_D1−I_D2）t₂／Ｃとなる。t₄の期
間１１３が過ぎると、再びt₁の期間１１０が繰り
返される。

尚、本発明においては、第１のキヤパシタ４
３、第２のキヤパシタ４８、第３のキヤパシタ５
０の容量については、実施例の説明では、全て等
しいとして説明したが第１のキヤパシタ４３と第
３のキヤパシタ５０の容量が等しければ、本発明
によるアナログ乗算器は正常に動作する。

以上、述べた様に本発明によれば同一特性を有
する２個のMOSFET、２個のリセツト型積分
器、２個のスイツチ、及び１個のキヤパシタで高
性能アナログ乗算器を得ることができる。また、
MOSプロセスでは、キヤパシタを容易に作るこ
とができ、更に、これらのキヤパシタの比は非常
に正確にコントロールすることができる。従つ
て、本発明を用いることにより、アナログ乗算器
の全IC化を可能ならしめる。更に、従来のもの
に比べ演算増幅器の数も少なく、いつそう小型で
低消費電力化が可能となる。

以上の説明において積分器として、演算増幅
器、１個のキヤパシタと、１個のリセツトスイツ
チから成る構造について示したが、これは一実施
例であつて同一機能を有する積分器であればいか
なるものでもよい。また、第１のバイアス電圧
V_R、第２のバイアス電圧V_Bの電圧値については、
第１の入力信号電圧V₁、第２の入力信号電圧V₂
が印加されても常に第１のMOSFET１、第２の
MOSFET２が２極管領域で動作する様な条件を
満たしておればよい。

更に、第１の入力信号電圧V₁としてパルス状
信号を、第２の入力信号電圧V₂として直流の場
合について説明したが、いずれも一般の交流信号
電圧であつてもかまわない。また、スイツチの導
通、非導通のタイミングについては、スイツチ４
４，４９が非導通から導通になり、次にスイツチ
０，４１が非導通から導通になり、次にスイツチ
４４，４９が導通から非導通になり、最後にスイ
ツチ０，４１が導通から非導通になる場合につい
て説明したが、スイツチ４４，４９が導通から非
導通になり、次にスイツチ４０，４１が導通から
非導通になる条件を満足しておれば、いかなるタ
イミングでもかまわない。

【図面の簡単な説明】

第１図は、２個のMOSFETを用いたアナログ
乗算器の動作原理を説明するための図で、１，２
は２個のMOSFET、３は出力回路、１６は第１
のバイアス電圧に重畳された第１の入力信号電圧
の入力端子、１８は第２のバイアス電圧に重畳さ
れた第２の入力信号電圧の入力端子、１９は、第
２のバイアス電圧入力端子、１７は、第１のバイ
アス電圧入力端子、２０は、アナログ乗算器の出
力端子である。第２図は、２個のMOSFETを用いたアナログ
乗算器の従来例を示した図で、破線で囲まれた領
域３は、第１図における出力回路である。演算増
幅器２１と抵抗２２、演算増幅器２３と抵抗２４
は、それぞれ第１の電流電圧変換器、第２の電流
電圧変換器を、演算増幅器２５と抵抗２６，２
７，２８，２９は減算器を構成する。第３図は、本発明による２個のMOSFETを用
いたアナログ乗算器の構造の１実施例である。演
算増幅器４２、キヤパシタ４３、とスイツチ４
４、及び演算増幅器４７、第４図は、第３図に示した本発明の１実施例の
動作原理を説明するための模式図で、２０１は第
２の入力信号電圧、２０２は第１の入力信号電
圧、２０３は、スイツチ４４，４９を開閉するパ
ルス、２０４は、第１の積分器の出力電圧、２０
５はアナログ乗算器の出力電圧である。２１０，
２１１は、説明のために用いる時間の区切りで、
２１０，２１１で１クロツク周期を示す。第５図は、本発明によるホールド機能を有する
アナログ乗算器の１実施例で第３図におけるホー
ルド機能を持たないアナログ乗算器にホールド用
スイツチ４０，４１が組み込まれている。第６図は、本発明によるアナログ乗算器の駆動
方法の１実施例を説明するための図で、１０１
は、第２の入力信号電圧、１０２は第１の入力信
号電圧、１０３はスイツチ４４，４９を開閉する
パルス、１０４はスイツチ４０，４１を開閉する
パルス、１０５は第１のリセツト型反転積分器の
出力電圧、１０６は、アナログ乗算器の出力電圧
である。１１０〜１１３は、説明のために用いる
時間の区切りで、１１０〜１１３で１クロツク周
期を示す。

Claims

【特許請求の範囲】１同一の特性を有する第１のMOSFETと第２
のMOSFETのそれぞれの一方の拡散層を共通に
第１の端子に接続し、該第１のMOSFET、及び
該第２のMOSFETの他方の拡散層をそれぞれ、
演算増幅器とスイツチと容量で構成される第１の
積分器、第２の積分器の積分入力端子に接続し、
前記第１のMOSFETのゲート及び前記第２の
MOSFETのゲートは、それぞれ、第２の端子、
第３の端子に接続され、前記第１の積分器、及び
第２の積分器に設けられている基準電圧入力端子
は、共通に、第４の端子に接続され更に、第１の
積分器の出力端子と、前記第２の積分器の積分入
力端子との間には、該第１の積分器に用いられて
いる積分容量と同一の容量値を有する容量が設け
られており、該第２の積分器の出力端子が第５の
端子に接続されていることを特徴とするアナログ
乗算器。２同一の特性を有する第１のMOSFETと第２
のMOSFETのそれぞれの一方の拡散層を共通に
第１の端子に接続し、該第１のMOSFET及び第
２のMOSFETの他方の拡散層をそれぞれ、第１
のスイツチ、第２のスイツチの一方の端子に接続
し、前記第１のMOSFETのゲート、及び前記第
２のMOSFETのゲートは、それぞれ第２の端
子、第３の端子に接続され、前記第１のスイツ
チ、及び前記第２のスイツチの他方の端子は、そ
れぞれ演算増幅器とスイツチと容量で構成される
第１の積分器、第２の積分器の積分入力端子に接
続し、該第１の積分器、及び該第２の積分器に設
けられている基準電圧入力端子は、共通に第４の
端子に接続され、更に第１の積分器の出力端子
と、前記第２の積分器の積分入力端子との間に
は、該第１の積分器に用いられている積分容量と
同一の容量値を有する容量が設けられており、該
第２の積分器の出力端子が第５の端子に接続され
ていることを特徴とするアナログ乗算器。３同一の特性を有する第１のMOSFETと第２
のMOSFETのそれぞれの一方の拡散層を共通に
第１の端子に接続し、該第１のMOSFET及び第
２のMOSFETの他方の拡散層をそれぞれ、第１
のスイツチ、第２のスイツチの一方の端子に接続
し、前記第１のMOSFETのゲート及び前記第２
のMOSFETのゲートは、それぞれ、第２の端
子、第３の端子に接続され、前記第１のスイツチ
及び前記第２のスイツチの他方の端子は、それぞ
れ演算増幅器とスイツチと容量で構成される第１
の積分器、第２の積分器の積分入力端子に接続
し、該第１の積分器、及び該第２と積分器に設け
られている基準電圧入力端子は、共通に第４の端
子に接続され、更に、第１の積分器の出力端子
と、前記第２の積分器の積分入力端子との間に
は、該第１の積分器に用いられている積分容量と
同一の容量値を有する容量が設けられており、該
第２の積分器の出力端子が第５の端子に接続され
ているアナログ乗算器において、第１の端子に
は、第１のバイアス電圧に重畳された第１の入力
信号電圧を印加し、第２の端子には、第２のバイ
アス電圧に重畳された第２の入力信号電圧を印加
し、第３の端子には、第２のバイアス電圧を印加
し、第４の端子には、第１のバイアス電圧を印加
し、第１の積分器、及び第２の積分器をリセツト
すると共に、第１のスイツチ、及び第２のスイツ
チを導通状態にし、前記第１のMOSFET、及び
前記第２のMOSFETの他方の拡散層の電位を第
４の端子に印加されている第１のバイアス電圧に
設定し、この後、第１の積分器、及び第２の積分
器のリセツトを解除し、第１のMOSFETに流れ
る第１の電流を第１の積分器において積分すると
共に、第２のMOSFETに流れる第２の電流を第
１の積分器の出力端子と第２の積分器の積分入力
端子間に接続されている容量と第２の積分器にお
いて積分するが、第１の積分器の出力端子と第２
の積分器の積分入力端子間に接続されている容量
には、第１の積分器によつて積分される第１の電
流による電荷が積分されるため、第２の積分器で
は、第１の電流と第２の電流の差に比例した量を
積分し、該第２の積分器の出力端子、即ち、第５
の端子に、第１の入力信号電圧と第２の入力信号
電圧の積に比例した電圧を生ぜしめ、次に、第１
のスイツチ及び第２のスイツチを非導通状態に
し、第１の積分器、第２の積分器の積分を停止さ
せ、上記手順を繰り返す次のサンプリング期間ま
で信号をホールドすることを特徴とするアナログ
乗算器の駆動方法。