JPS6324326B2 - - Google Patents
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- JPS6324326B2 JPS6324326B2 JP557280A JP557280A JPS6324326B2 JP S6324326 B2 JPS6324326 B2 JP S6324326B2 JP 557280 A JP557280 A JP 557280A JP 557280 A JP557280 A JP 557280A JP S6324326 B2 JPS6324326 B2 JP S6324326B2
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- 238000000034 method Methods 0.000 claims description 6
- 238000007667 floating Methods 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷転送型トランスバーサルフイルタ
に関するものである。さらに詳しくは多数の転送
段を持つ電荷転送素子の各転送段毎あるいは整数
倍の転送段毎に信号電荷を非破壊的に検出する浮
遊電極、浮遊拡散層等の電荷検出手段と該手段毎
に設けられた電界効果トランジスタ（以下FET
と言う）で構成された４象限アナログ信号乗算器
を有し、該検出手段で検出された第１のアナログ
信号にフイルタの重み係数等の第２のアナログ信
号を乗算して、各検出手段毎の乗算結果を加算す
ることができる電荷転送型トランスバーサルフイ
ルタに関する。この種のフイルタは任意の重み係
数を外部より制御することが可能であるから、重
み係数を変更することにより、１個の該フイルタ
で、適宜多数の異る特性のフイルタを構成するこ
とができる。即ち、重み係数を外部より設定し、
一定期間中だけ半固定にするプログラマブルフイ
ルタや、時間的に適宜重み係数を自動的に設定す
るアダプテイブフイルタ等、広い分野に応用する
ことができる。ところが、従来の電荷転送型トラ
ンスバーサルフイルタは、電荷の非破壊検出手段
と乗算器で構成されるタツプ回路が複雑で集積化
が困難な上、消費電力が多大であるなどの欠点が
あつた。さらにアナログ信号とアナログ値の重み
係数の乗算には２個のMOS型FET（以下、
MOSFETという）で構成された乗算器が用いら
れていたため、該２個のMOSFETのサイズ即
ち、ゲート幅Ｗに対するゲート長Ｌ（Ｗ／Ｌ）や
特性の差に起因して、真のアナログ乗算機能を満
足することができなかつた。従つて、ダイナミツ
クレンジが広い高性能のプログラマブルあるいは
アダプテイブフイルタの実現が困難であつた。
に関するものである。さらに詳しくは多数の転送
段を持つ電荷転送素子の各転送段毎あるいは整数
倍の転送段毎に信号電荷を非破壊的に検出する浮
遊電極、浮遊拡散層等の電荷検出手段と該手段毎
に設けられた電界効果トランジスタ（以下FET
と言う）で構成された４象限アナログ信号乗算器
を有し、該検出手段で検出された第１のアナログ
信号にフイルタの重み係数等の第２のアナログ信
号を乗算して、各検出手段毎の乗算結果を加算す
ることができる電荷転送型トランスバーサルフイ
ルタに関する。この種のフイルタは任意の重み係
数を外部より制御することが可能であるから、重
み係数を変更することにより、１個の該フイルタ
で、適宜多数の異る特性のフイルタを構成するこ
とができる。即ち、重み係数を外部より設定し、
一定期間中だけ半固定にするプログラマブルフイ
ルタや、時間的に適宜重み係数を自動的に設定す
るアダプテイブフイルタ等、広い分野に応用する
ことができる。ところが、従来の電荷転送型トラ
ンスバーサルフイルタは、電荷の非破壊検出手段
と乗算器で構成されるタツプ回路が複雑で集積化
が困難な上、消費電力が多大であるなどの欠点が
あつた。さらにアナログ信号とアナログ値の重み
係数の乗算には２個のMOS型FET（以下、
MOSFETという）で構成された乗算器が用いら
れていたため、該２個のMOSFETのサイズ即
ち、ゲート幅Ｗに対するゲート長Ｌ（Ｗ／Ｌ）や
特性の差に起因して、真のアナログ乗算機能を満
足することができなかつた。従つて、ダイナミツ
クレンジが広い高性能のプログラマブルあるいは
アダプテイブフイルタの実現が困難であつた。
第１図は従来の電荷転送型トランスバーサルフ
イルタ（charge transfer device以下CTDと言
う）の構成を示したものである。１は一例とし
て、電荷結合素子（charge−coupled device以
下、CCDと言う）を用いた遅延線の電荷転送段
を示している。なお、該CCDの入力部、等は省
略されている。ここでは一例として、一転送段が
転送電極２，３および信号電荷を非破壊的に検出
する手段として用いた検出電極４から成る３相構
造を示している。さらに該検出手段である検出電
極は各転送段毎に設けてある。該転送電極２，３
はそれぞれ配線２′，３′より供給される電圧パル
スにより駆動される。検出電極４の電位は信号検
出時には浮遊状態となるように設定されるので、
通常浮遊電極と呼ばれている。電極４の出力信号
はタツプ回路５に印加される。６はMOSFET等
のスイツチで配線７に印加されるパルスにより周
期的に開閉し、検出電極４の電位を配線８に印加
された直流電位に設定し、次に浮遊状態にする。
MOSFET９，１０で構成されるソースホロアは
検出電極４と乗算器１１，１２との間に設けるバ
ツフア回路であり、その入力端子は該検出電極４
と接続している。１１，１２はMOSFETで２個
のアナログ信号の乗算器を構成し、両MOSFET
のドレイン（あるいはソース）は共に該ソースホ
ロアの出力端子１０′に接続される。該
MOSFET１１のゲートは配線１３に接続され、
直流電位が供給される。一方、該MOSFET１２
ゲートへは端子１４より重み係数等のアナログ信
号が供給される。該MOSFET１１と１２のソー
ス（あるいはドレイン）はそれぞれ配線１５と１
６を介し、演算増幅器１７と１８の非反転入力端
子に結ばれる。該演算増幅器１７，１８の反転入
力端子は端子２１と結ばれ、直流電位が供給され
る。さらに抵抗１９および２０は、それぞれ対応
する演算増幅器１７および１８と共に加算回路を
形成し、該加算回路は配線１５あるいは１６に流
れる電流を電圧に変換する、即ち、電流・電圧変
換器を構成する。両演算増幅器１７，１８の出力
端子は減算器２２に接続され、その減算結果、即
ち、CTDフイルタの出力信号は端子２３より得
ることができる。
イルタ（charge transfer device以下CTDと言
う）の構成を示したものである。１は一例とし
て、電荷結合素子（charge−coupled device以
下、CCDと言う）を用いた遅延線の電荷転送段
を示している。なお、該CCDの入力部、等は省
略されている。ここでは一例として、一転送段が
転送電極２，３および信号電荷を非破壊的に検出
する手段として用いた検出電極４から成る３相構
造を示している。さらに該検出手段である検出電
極は各転送段毎に設けてある。該転送電極２，３
はそれぞれ配線２′，３′より供給される電圧パル
スにより駆動される。検出電極４の電位は信号検
出時には浮遊状態となるように設定されるので、
通常浮遊電極と呼ばれている。電極４の出力信号
はタツプ回路５に印加される。６はMOSFET等
のスイツチで配線７に印加されるパルスにより周
期的に開閉し、検出電極４の電位を配線８に印加
された直流電位に設定し、次に浮遊状態にする。
MOSFET９，１０で構成されるソースホロアは
検出電極４と乗算器１１，１２との間に設けるバ
ツフア回路であり、その入力端子は該検出電極４
と接続している。１１，１２はMOSFETで２個
のアナログ信号の乗算器を構成し、両MOSFET
のドレイン（あるいはソース）は共に該ソースホ
ロアの出力端子１０′に接続される。該
MOSFET１１のゲートは配線１３に接続され、
直流電位が供給される。一方、該MOSFET１２
ゲートへは端子１４より重み係数等のアナログ信
号が供給される。該MOSFET１１と１２のソー
ス（あるいはドレイン）はそれぞれ配線１５と１
６を介し、演算増幅器１７と１８の非反転入力端
子に結ばれる。該演算増幅器１７，１８の反転入
力端子は端子２１と結ばれ、直流電位が供給され
る。さらに抵抗１９および２０は、それぞれ対応
する演算増幅器１７および１８と共に加算回路を
形成し、該加算回路は配線１５あるいは１６に流
れる電流を電圧に変換する、即ち、電流・電圧変
換器を構成する。両演算増幅器１７，１８の出力
端子は減算器２２に接続され、その減算結果、即
ち、CTDフイルタの出力信号は端子２３より得
ることができる。
次に第１図の動作を説明する。信号電荷が各転
送段の電極３直下から検出電極４直下に転送され
る直前に、配線７に印加されたパルスにより、ス
イツチ６が閉じると、該検出電極４は配線８に印
加された直流電位にセツトされる。次に転送電極
３直下に蓄積された電荷は該電極３に印加された
パルスが低レベルに戻ると検出電極４直下に転送
され、ここで蓄積される。該電荷は、蓄積期間
中、該電極４により非破壊的に検出される。次に
電極２へ印加されたパルスが高レベルとなると、
検出電極４直下の信号電荷は該転送電極２直下へ
転送される。次下同様に配線２′，３′，７に印加
された周期的なパルスにより、該信号電荷は
CCD１の内部を左から右方向へ順次転送されて
行く。該検出電極４直下の蓄積電荷がバイアス電
荷のみのとき、即ち、入力信号が零のとき、検出
電極４の電位がVd／Ｇであつたとする。一方、
入力信号が検出された時、該電極４の電位が
（Vd＋vik）／Ｇとなつたとする。ここでVdは直
流成分、vik（ｋ＝１、２、３……Ｎ）は正、負の
符号を含む信号成分、Ｇはソースホロア９，１０
のゲインである。従つて、ソースホロアの出力端
子１０′の電位はVdあるいはVd＋vikとなる。今、
配線１３に直流電位Vg、端子１４にVg＋vgk（ｋ
＝１、２、３……Ｎ）、端子２１にVdを印加す
る。但しこれらの電位はMOSFET１１，１２が
３極管領域で動作する範囲内に設定されていると
する。なおvgkは正、負の符号を含む重み係数等
に対応するアナログ信号である。vikが正で、Vg
＞Vdの時、端子１０′から１９あるいは２０へ向
つて、MOSFET１２，１１に流れる電流I1k、I2k
とする。
送段の電極３直下から検出電極４直下に転送され
る直前に、配線７に印加されたパルスにより、ス
イツチ６が閉じると、該検出電極４は配線８に印
加された直流電位にセツトされる。次に転送電極
３直下に蓄積された電荷は該電極３に印加された
パルスが低レベルに戻ると検出電極４直下に転送
され、ここで蓄積される。該電荷は、蓄積期間
中、該電極４により非破壊的に検出される。次に
電極２へ印加されたパルスが高レベルとなると、
検出電極４直下の信号電荷は該転送電極２直下へ
転送される。次下同様に配線２′，３′，７に印加
された周期的なパルスにより、該信号電荷は
CCD１の内部を左から右方向へ順次転送されて
行く。該検出電極４直下の蓄積電荷がバイアス電
荷のみのとき、即ち、入力信号が零のとき、検出
電極４の電位がVd／Ｇであつたとする。一方、
入力信号が検出された時、該電極４の電位が
（Vd＋vik）／Ｇとなつたとする。ここでVdは直
流成分、vik（ｋ＝１、２、３……Ｎ）は正、負の
符号を含む信号成分、Ｇはソースホロア９，１０
のゲインである。従つて、ソースホロアの出力端
子１０′の電位はVdあるいはVd＋vikとなる。今、
配線１３に直流電位Vg、端子１４にVg＋vgk（ｋ
＝１、２、３……Ｎ）、端子２１にVdを印加す
る。但しこれらの電位はMOSFET１１，１２が
３極管領域で動作する範囲内に設定されていると
する。なおvgkは正、負の符号を含む重み係数等
に対応するアナログ信号である。vikが正で、Vg
＞Vdの時、端子１０′から１９あるいは２０へ向
つて、MOSFET１２，１１に流れる電流I1k、I2k
とする。
MOSFETの３極管領域でのドレイン電流Ｉ
は、柳井久義と永田穣共著の集積回路工学(2)回路
技術編（コロナ社）の頁99の（11.4）式 ID＝β｛（VGS−VT）VDS−V2 DS／２｝ で与えられる。ここでβはMOSFETの特性で決
まる定数、VGSはゲートとソース間の電圧、VDS
はドレインとソース間の電圧、VTは閾値電圧で
ある。従つて、MOSFET１２のゲート電位およ
びソース電位はそれぞれ（Vg＋vgk）および端子
２１の電位Vdであるから、該MOSFET１２のゲ
ートとソース間の電位は（Vg＋vgk−Vd）とな
る。同様に該MOSFET１２のドレイン電位はVd
＋vik）であるから、該MOSFET１２のドレイン
とソース間の電位はvikとなる。従つて、３極管
領域で、該MOSFET１２に流れるドレイン電流
I1kは I1k＝β1｛（Vg＋vgk−Vd−VT1）vik−v2 ik／２｝ (1) で与えられる。ここで、β1は主としてMOSFET
１２の特性により定まる定数、VT1は、
MOSFET１２の閾値電圧である。MOSFET１
１に流れるドレイン電流I2kも同様に与えられる。
MOSFET１１のゲートとソース間電位は（Vg−
Vd）、ドレインとソース間の電位はvikであるか
ら、I2kは I2k＝β2｛（Vg−Vd−VT2）vik−v2 ik／２｝ (2) で与えられる。ここでβ2は主としてMOSFET１
１の特性により定まる定数、VT2は、MOSFET
１１の閾値電圧である。今、抵抗１９，２０の抵
抗値を１Ωとすれば演算増幅器１８，１７の出力
電圧v1およびv2はそれぞれ v1＝Vd−N 〓k=1 I1k (3) v2＝Vd−N 〓k=1 I2k (4) となる。従つて、減算器のゲインを１とすれば、
端子２３より得られる信号電圧v0はv1−v2とな
る。即ち、 v0＝N 〓k=1 ｛β1vikvgk−vik（β1VT1−β2VT2） ＋vik（Vg−Vd）（β1−β2）＋v2 ik（β1−β2）／
２｝(5) となる。今MOSFET１２と１１のサイズ（Ｗ／
Ｌ）が等しく、即ち、β1＝β2で、閾値電圧も等し
いとすれば（VT1＝VT2）、上式は v0＝β1N 〓k=1 vikvgk (6) となり、畳み込み演算機能を満足し、該CTDフ
イルタがトランスバーサルフイルタ機能を満たす
ことがわかる。vikが負の値のときも同様な結果
が得られる。
は、柳井久義と永田穣共著の集積回路工学(2)回路
技術編（コロナ社）の頁99の（11.4）式 ID＝β｛（VGS−VT）VDS−V2 DS／２｝ で与えられる。ここでβはMOSFETの特性で決
まる定数、VGSはゲートとソース間の電圧、VDS
はドレインとソース間の電圧、VTは閾値電圧で
ある。従つて、MOSFET１２のゲート電位およ
びソース電位はそれぞれ（Vg＋vgk）および端子
２１の電位Vdであるから、該MOSFET１２のゲ
ートとソース間の電位は（Vg＋vgk−Vd）とな
る。同様に該MOSFET１２のドレイン電位はVd
＋vik）であるから、該MOSFET１２のドレイン
とソース間の電位はvikとなる。従つて、３極管
領域で、該MOSFET１２に流れるドレイン電流
I1kは I1k＝β1｛（Vg＋vgk−Vd−VT1）vik−v2 ik／２｝ (1) で与えられる。ここで、β1は主としてMOSFET
１２の特性により定まる定数、VT1は、
MOSFET１２の閾値電圧である。MOSFET１
１に流れるドレイン電流I2kも同様に与えられる。
MOSFET１１のゲートとソース間電位は（Vg−
Vd）、ドレインとソース間の電位はvikであるか
ら、I2kは I2k＝β2｛（Vg−Vd−VT2）vik−v2 ik／２｝ (2) で与えられる。ここでβ2は主としてMOSFET１
１の特性により定まる定数、VT2は、MOSFET
１１の閾値電圧である。今、抵抗１９，２０の抵
抗値を１Ωとすれば演算増幅器１８，１７の出力
電圧v1およびv2はそれぞれ v1＝Vd−N 〓k=1 I1k (3) v2＝Vd−N 〓k=1 I2k (4) となる。従つて、減算器のゲインを１とすれば、
端子２３より得られる信号電圧v0はv1−v2とな
る。即ち、 v0＝N 〓k=1 ｛β1vikvgk−vik（β1VT1−β2VT2） ＋vik（Vg−Vd）（β1−β2）＋v2 ik（β1−β2）／
２｝(5) となる。今MOSFET１２と１１のサイズ（Ｗ／
Ｌ）が等しく、即ち、β1＝β2で、閾値電圧も等し
いとすれば（VT1＝VT2）、上式は v0＝β1N 〓k=1 vikvgk (6) となり、畳み込み演算機能を満足し、該CTDフ
イルタがトランスバーサルフイルタ機能を満たす
ことがわかる。vikが負の値のときも同様な結果
が得られる。
以上従来のCTDフイルタの構成と駆動方法を
説明した。従来のCTDフイルタのタツプ回路５
は、２個のMOSFET９，１０で構成されたバツ
フア用ソースホロアとやはり２個のMOSFET１
１，１２で構成されたアナログ信号乗算機で構成
されていた。信号検出電極４の出力信号をより正
しく乗算器の入力端子１０′に伝達するためには
該ソースホロアの電流供給能力を十分大きくし、
出力インピーダンスを極力小さくする必要があつ
た。このため、MOSFET９，１０のサイズ
（Ｗ／Ｌ）を非常に大きく設定する必要があり、
集積化には好ましくない。さらに電流供給能力が
大きいため多大な電力を消費した。このため多数
のタツプを必要とするフイルタを構成することは
ほとんど不可能であつた。さらに該ソースホロア
の歪特性は悪く、フイルタのダイナミツクレンジ
を低下させた。さらにMOSFET１２のβ1と
MOSFET１１のβ2あるいはMOSFET１２のVT1
とMOSFET１１のVT2をお互いに全く等しくす
ることはほとんど不可能であるから、該CTDフ
イルタの出力信号は(6)式で示した真の乗算結果は
得られず、(5)式のようになり、非線形項が付加さ
れた。この結果、トランスバーサルフイルタの基
本式「畳み込み」演算式を満足せず、誤差や歪が
大きくなる等の欠点を生じ、実際には性能の高い
CTDフイルタを実現することはほとんど不可能
であつた。
説明した。従来のCTDフイルタのタツプ回路５
は、２個のMOSFET９，１０で構成されたバツ
フア用ソースホロアとやはり２個のMOSFET１
１，１２で構成されたアナログ信号乗算機で構成
されていた。信号検出電極４の出力信号をより正
しく乗算器の入力端子１０′に伝達するためには
該ソースホロアの電流供給能力を十分大きくし、
出力インピーダンスを極力小さくする必要があつ
た。このため、MOSFET９，１０のサイズ
（Ｗ／Ｌ）を非常に大きく設定する必要があり、
集積化には好ましくない。さらに電流供給能力が
大きいため多大な電力を消費した。このため多数
のタツプを必要とするフイルタを構成することは
ほとんど不可能であつた。さらに該ソースホロア
の歪特性は悪く、フイルタのダイナミツクレンジ
を低下させた。さらにMOSFET１２のβ1と
MOSFET１１のβ2あるいはMOSFET１２のVT1
とMOSFET１１のVT2をお互いに全く等しくす
ることはほとんど不可能であるから、該CTDフ
イルタの出力信号は(6)式で示した真の乗算結果は
得られず、(5)式のようになり、非線形項が付加さ
れた。この結果、トランスバーサルフイルタの基
本式「畳み込み」演算式を満足せず、誤差や歪が
大きくなる等の欠点を生じ、実際には性能の高い
CTDフイルタを実現することはほとんど不可能
であつた。
本発明は従来のCTDフイルタの欠点を除去し
た電荷転送型トランスバーサルフイルタを提供す
るものであり、さらに本発明は従来のCTDフイ
ルタのタツプ回路を大幅に簡略化し、プログラマ
ブルフイルタやアダプテイブフイルタの実現を可
能にするものである。即ち、従来のCTDフイル
タのタツプ回路を複雑にしていたソースホロアバ
ツフア回路を除去すると共に、アナログ信号乗算
器の２個のMOSFETのうち１個を削除した。そ
の結果消費電力の低減や真のアナログ乗算を実現
し、さらに集積化を容易にさせた。
た電荷転送型トランスバーサルフイルタを提供す
るものであり、さらに本発明は従来のCTDフイ
ルタのタツプ回路を大幅に簡略化し、プログラマ
ブルフイルタやアダプテイブフイルタの実現を可
能にするものである。即ち、従来のCTDフイル
タのタツプ回路を複雑にしていたソースホロアバ
ツフア回路を除去すると共に、アナログ信号乗算
器の２個のMOSFETのうち１個を削除した。そ
の結果消費電力の低減や真のアナログ乗算を実現
し、さらに集積化を容易にさせた。
以下図面を用いて詳細に説明する。
第２図は本発明のCTDトランスバーサルフイ
ルタの具体的な構成を示す一例である。第３図は
第２図のCTDフイルタを駆動するための基本的
なパルス波形例の一例と、タツプ出力波形の一例
を示したものである。第２図において１〜６は第
１図において同一番号で示される構成要素と同一
である。１は電荷転送素子で、一例としてCCD
を用いて示してある。該CCDの一転送段当りの
電極は転送電極２，３電荷検出手段としての信号
検出電極４から構成されているものとする。該転
送電極２，３は共通配線２′，３′より周期的にオ
ン−オフするパルス６０，６１がそれぞれ印加さ
れる。MOSFET６はリセツトスイツチで、該
MOSFET６のゲートは共通配線７よりパルス６
２が印加されることにより、該MOSFETスイツ
チを開閉し、検出電極４を周期的に共通配線８に
印加された直流電位VFにセツトする。３０はや
はりMOSFET等のスイツチで、該MOSFETの
ゲートは共通配線３１より周期的なパルス６３が
印加されることにより、該検出電極４を周期的に
共通配線３２に印加した直流電位V′gにセツトす
る。３３はMOSFETで、アナログ信号の乗算器
を構成する。該MOSFET３３のゲートは該検出
電極４に接続され、そのソース（あるいはドレイ
ン）端は共通配線３４に接続されている。一方、
ドレイン（あるいはソース）は直流電位V′dと重
み係数に対応するアナログ信号v′dk（ｋ＝１、２、
３……Ｎ）を印加する端子３５に接続される。４
０は電流を電圧に変換する変換器で、例えば、演
算増幅器４１と抵抗４２等から成る加算回路等で
構成される。該演算増幅器４１の反転入力端子は
共通配線３４を介し、各タツプ回路３６の乗算
器、即ち、MOSFET３３のソース（あるいはド
レイン）に接続され、非反転入力端子４３より前
記直流電位Vdが印加される。加算回路４０の出
力端子は、一方のスイチ４４を介し、サンプルホ
ールド回路等の記憶素子４５と、他方のスイツチ
４６を介し、他のサンプルホールド回路等の記憶
素子４７とそれぞれ結合している。該記憶素子４
５，４７の出力端子は減算器４８の２個の入力端
子にそれぞれ接続され、該CTDフイルタの出力
信号は端子４９より得られる。
ルタの具体的な構成を示す一例である。第３図は
第２図のCTDフイルタを駆動するための基本的
なパルス波形例の一例と、タツプ出力波形の一例
を示したものである。第２図において１〜６は第
１図において同一番号で示される構成要素と同一
である。１は電荷転送素子で、一例としてCCD
を用いて示してある。該CCDの一転送段当りの
電極は転送電極２，３電荷検出手段としての信号
検出電極４から構成されているものとする。該転
送電極２，３は共通配線２′，３′より周期的にオ
ン−オフするパルス６０，６１がそれぞれ印加さ
れる。MOSFET６はリセツトスイツチで、該
MOSFET６のゲートは共通配線７よりパルス６
２が印加されることにより、該MOSFETスイツ
チを開閉し、検出電極４を周期的に共通配線８に
印加された直流電位VFにセツトする。３０はや
はりMOSFET等のスイツチで、該MOSFETの
ゲートは共通配線３１より周期的なパルス６３が
印加されることにより、該検出電極４を周期的に
共通配線３２に印加した直流電位V′gにセツトす
る。３３はMOSFETで、アナログ信号の乗算器
を構成する。該MOSFET３３のゲートは該検出
電極４に接続され、そのソース（あるいはドレイ
ン）端は共通配線３４に接続されている。一方、
ドレイン（あるいはソース）は直流電位V′dと重
み係数に対応するアナログ信号v′dk（ｋ＝１、２、
３……Ｎ）を印加する端子３５に接続される。４
０は電流を電圧に変換する変換器で、例えば、演
算増幅器４１と抵抗４２等から成る加算回路等で
構成される。該演算増幅器４１の反転入力端子は
共通配線３４を介し、各タツプ回路３６の乗算
器、即ち、MOSFET３３のソース（あるいはド
レイン）に接続され、非反転入力端子４３より前
記直流電位Vdが印加される。加算回路４０の出
力端子は、一方のスイチ４４を介し、サンプルホ
ールド回路等の記憶素子４５と、他方のスイツチ
４６を介し、他のサンプルホールド回路等の記憶
素子４７とそれぞれ結合している。該記憶素子４
５，４７の出力端子は減算器４８の２個の入力端
子にそれぞれ接続され、該CTDフイルタの出力
信号は端子４９より得られる。
次に第３図に示した駆動パルスのタイミングを
参照して、本発明のCTDトランスバーサルフイ
ルタの動作を説明する。今、第ｋ番目の転送段お
よび第ｋ番目のタツプ回路に注目する。今、パル
ス６０が高レベルである期間７０で、第ｋ番目の
転送段の転送電極２直下に電荷が蓄積されている
とする。次の期間７１ではパルス６１も高レベル
となるから、電極２直下の電荷の一部は該電極３
直下へ転送される。期間７２でパルス６０が低レ
ベルに戻ると、電極２直下の電荷は全て電極３直
下へ転送され、そこで蓄積される。一方該期間７
２で配線７へ印加されたパルス６２も高レベルと
なり、スイツチ６が閉じるので、検出電極４の電
位は６４に示すように共通配線８より印加された
直流電位VFに設定される。ここで該VFのレベル
はパルス６１の高レベルの電位より十分低い値で
あるとすれば、電極３直下の信号電荷は検出電極
４直下へは転送されることはない。次の期間７３
では、パルス６２が低レベルに戻るから、スイツ
チ６は再び開状態となり、該検出電極４の電位は
VFのままフロート状態にとどまる。ところが、
電極３へのパルス６１も低レベルとなるため、該
電極３直下の電荷は該検出電極４直下へ全部転送
される。従つて、フロート状態となつている該検
出電極４の電位は、６４に示すように変位する。
即ち、該検出電極４と該電極４直下の半導体基板
内に蓄積された該信号電荷との間の絶縁膜容量を
介して（キヤパシタンス結合により）、フロート
状態の該電極４の電位が変化する。この変位電圧
は周期毎にある一定直流電圧V′gを中心に、正、
負の符号を持つ信号成分v′gkだけ変動するものと
すれば、該期間７３では、該検出電極４の電位は
常にV′g＋v′gkと書くことができる。期間７４で
再びパルス６０が高レベルとなると、該電極４直
下の電荷は（ｋ＋１）番目の転送段の電極２直下
へ転送される。次に期間７５でパルス６１も再び
高レベルとなるから、電荷は電極２，３直下に蓄
積される。一方、該期間７５でパルス６３も高レ
ベルとなるからスイツチ３０は閉じ、検出電極４
は共通配線３２より印加された電位V′gにセツト
される。なお端子３５より印加される信号電圧
V′d＋v′dkは該期間７５および前記期間７３の２
期間にわたり一定値とする。以下同様にパルス６
０，６１，６２，６３が周期的に印加されること
により、検出電極４の電位はV′g＋v′gkとV′gの電
位を交互に繰り返えすことになる。
参照して、本発明のCTDトランスバーサルフイ
ルタの動作を説明する。今、第ｋ番目の転送段お
よび第ｋ番目のタツプ回路に注目する。今、パル
ス６０が高レベルである期間７０で、第ｋ番目の
転送段の転送電極２直下に電荷が蓄積されている
とする。次の期間７１ではパルス６１も高レベル
となるから、電極２直下の電荷の一部は該電極３
直下へ転送される。期間７２でパルス６０が低レ
ベルに戻ると、電極２直下の電荷は全て電極３直
下へ転送され、そこで蓄積される。一方該期間７
２で配線７へ印加されたパルス６２も高レベルと
なり、スイツチ６が閉じるので、検出電極４の電
位は６４に示すように共通配線８より印加された
直流電位VFに設定される。ここで該VFのレベル
はパルス６１の高レベルの電位より十分低い値で
あるとすれば、電極３直下の信号電荷は検出電極
４直下へは転送されることはない。次の期間７３
では、パルス６２が低レベルに戻るから、スイツ
チ６は再び開状態となり、該検出電極４の電位は
VFのままフロート状態にとどまる。ところが、
電極３へのパルス６１も低レベルとなるため、該
電極３直下の電荷は該検出電極４直下へ全部転送
される。従つて、フロート状態となつている該検
出電極４の電位は、６４に示すように変位する。
即ち、該検出電極４と該電極４直下の半導体基板
内に蓄積された該信号電荷との間の絶縁膜容量を
介して（キヤパシタンス結合により）、フロート
状態の該電極４の電位が変化する。この変位電圧
は周期毎にある一定直流電圧V′gを中心に、正、
負の符号を持つ信号成分v′gkだけ変動するものと
すれば、該期間７３では、該検出電極４の電位は
常にV′g＋v′gkと書くことができる。期間７４で
再びパルス６０が高レベルとなると、該電極４直
下の電荷は（ｋ＋１）番目の転送段の電極２直下
へ転送される。次に期間７５でパルス６１も再び
高レベルとなるから、電荷は電極２，３直下に蓄
積される。一方、該期間７５でパルス６３も高レ
ベルとなるからスイツチ３０は閉じ、検出電極４
は共通配線３２より印加された電位V′gにセツト
される。なお端子３５より印加される信号電圧
V′d＋v′dkは該期間７５および前記期間７３の２
期間にわたり一定値とする。以下同様にパルス６
０，６１，６２，６３が周期的に印加されること
により、検出電極４の電位はV′g＋v′gkとV′gの電
位を交互に繰り返えすことになる。
期間７３，７５で端子３５より印加される電印
V′d＋v′dk（ｋ＝１、Ｎ）の信号成分v′dkを全て正
の値として説明する。この状態において、期間７
３で端子３５から共通配線３４へ向つて
MOSFET３３に流れる、３極管領域での、ドレ
イン電流I1は、(1)式と同様に、 I1＝β′N 〓 〓k=1 ｛（V′g＋v′gk−V′d−V′T）v′dk−（v′dk）２
／２｝(7) で与えられるから、加算回路４０の出力電圧v′1
は抵抗４２を１Ωとすれば、 v′1＝V′d−I1 (8) となる。ここでβ′はMOSFET３３のサイズ
（Ｗ／Ｌ）で決まる定数、V′Tは閾値電圧である。
この期間７３でスイツチ４４を閉じて、スイツチ
４６を開いておけば上記電圧v′1は記憶素子４５
に保持される。一方、期間７５でスイツチ４６を
閉じ、スイツチ４４を開放しておくと、端子３５
から共通配線３４へ向つてMOSFET３３に流れ
る、３極管領域での、ドレイン電流I2は、(2)式と
同様に、 I2＝β′N 〓 〓k=1 ｛（V′g−V′d−V′T）v′dk−（v′dk）2／２｝(9
) となり、加算回路４０の出力電圧v′2は v′2＋v′d−I2 (10) となる。この値v′2は記憶素子４７に保持される。
従つて、該期間７５で端子４９より得られる信号
電圧v0は減算器４８のゲインを１とすれば、(8)式
と(10)式の差、即ち、 v′0＝β′N 〓k=1 v′gkv′dk (11) で与えられ、トランスバーサルフイルタの基本演
算式「畳み込み」を達成する。なお全タツプ（ｋ
＝１、Ｎ）におけるv′dkの値が負の場合、あるい
はタツプ毎に負あるいは正である場合も上記と同
様な結果が得られる。なおv′gkの値も正、負いず
れの符号であつてもかまわないことも明らかであ
る。
V′d＋v′dk（ｋ＝１、Ｎ）の信号成分v′dkを全て正
の値として説明する。この状態において、期間７
３で端子３５から共通配線３４へ向つて
MOSFET３３に流れる、３極管領域での、ドレ
イン電流I1は、(1)式と同様に、 I1＝β′N 〓 〓k=1 ｛（V′g＋v′gk−V′d−V′T）v′dk−（v′dk）２
／２｝(7) で与えられるから、加算回路４０の出力電圧v′1
は抵抗４２を１Ωとすれば、 v′1＝V′d−I1 (8) となる。ここでβ′はMOSFET３３のサイズ
（Ｗ／Ｌ）で決まる定数、V′Tは閾値電圧である。
この期間７３でスイツチ４４を閉じて、スイツチ
４６を開いておけば上記電圧v′1は記憶素子４５
に保持される。一方、期間７５でスイツチ４６を
閉じ、スイツチ４４を開放しておくと、端子３５
から共通配線３４へ向つてMOSFET３３に流れ
る、３極管領域での、ドレイン電流I2は、(2)式と
同様に、 I2＝β′N 〓 〓k=1 ｛（V′g−V′d−V′T）v′dk−（v′dk）2／２｝(9
) となり、加算回路４０の出力電圧v′2は v′2＋v′d−I2 (10) となる。この値v′2は記憶素子４７に保持される。
従つて、該期間７５で端子４９より得られる信号
電圧v0は減算器４８のゲインを１とすれば、(8)式
と(10)式の差、即ち、 v′0＝β′N 〓k=1 v′gkv′dk (11) で与えられ、トランスバーサルフイルタの基本演
算式「畳み込み」を達成する。なお全タツプ（ｋ
＝１、Ｎ）におけるv′dkの値が負の場合、あるい
はタツプ毎に負あるいは正である場合も上記と同
様な結果が得られる。なおv′gkの値も正、負いず
れの符号であつてもかまわないことも明らかであ
る。
なお第２図において、記憶素子４７を省き、直
接加算回路等で構成される変換器４０の出力端子
と減算器４８の入力端子をスイツチ４６を介して
接続しても正常な動作が得られる。即ち、期間７
５でスイツチ４４を開き、スイツチ４６が閉じて
いるから、加算回路４０の出力信号v′2は直接減
算器４８に印加される。一方該期間中、記憶素子
４５の出力信号v′1も、該減算器に印加されるか
ら、該減算器４８により、v′1とv′2の差、即ち、
(11)式のv′0が得られる。
接加算回路等で構成される変換器４０の出力端子
と減算器４８の入力端子をスイツチ４６を介して
接続しても正常な動作が得られる。即ち、期間７
５でスイツチ４４を開き、スイツチ４６が閉じて
いるから、加算回路４０の出力信号v′2は直接減
算器４８に印加される。一方該期間中、記憶素子
４５の出力信号v′1も、該減算器に印加されるか
ら、該減算器４８により、v′1とv′2の差、即ち、
(11)式のv′0が得られる。
本発明のCTDトランスバーサルフイルタは信
号の遅延と信号の非破壊検出を行うCTD、およ
びリセツトスイツチと１個のFETから成る乗算
機より構成されるタツプ回路を主体とする簡単な
構造である。即ち、従来のCTDフイルタのタツ
プ回路を構成していたソースホロアバツフア回路
を省き、さらに２個のFETで構成された乗算器
を１個のFETで構成した本発明のCTDフイルタ
は以下に述べる特徴がある。構造が簡単であるた
めCTDフイルタの集積化が容易に達成できる。
ソースホロアバツフア回路を省くことができ、し
かも消費電力の大幅な低減ができる。１個の
FETによる乗算器は、FETのサイズや特性に依
存する誤差がないので、真のアナログ乗算結果を
容易に得ることができる。従つて、以上述べた長
所を持つ本発明のCTDフイルタを用いれば、従
来のCTDフイルタではほとんど実現不可能であ
つた複雑なプログラマブルフイルタやアダプテイ
ブフイルタを容易に実現することが可能になる。
号の遅延と信号の非破壊検出を行うCTD、およ
びリセツトスイツチと１個のFETから成る乗算
機より構成されるタツプ回路を主体とする簡単な
構造である。即ち、従来のCTDフイルタのタツ
プ回路を構成していたソースホロアバツフア回路
を省き、さらに２個のFETで構成された乗算器
を１個のFETで構成した本発明のCTDフイルタ
は以下に述べる特徴がある。構造が簡単であるた
めCTDフイルタの集積化が容易に達成できる。
ソースホロアバツフア回路を省くことができ、し
かも消費電力の大幅な低減ができる。１個の
FETによる乗算器は、FETのサイズや特性に依
存する誤差がないので、真のアナログ乗算結果を
容易に得ることができる。従つて、以上述べた長
所を持つ本発明のCTDフイルタを用いれば、従
来のCTDフイルタではほとんど実現不可能であ
つた複雑なプログラマブルフイルタやアダプテイ
ブフイルタを容易に実現することが可能になる。
以上、CTDトランスバーサルフイルタを説明
した。ここでは一例として、信号の遅延と検出に
フローテイングゲートを用いたCCDで説明した
が、各転送段に電荷検出用のフローテイングデイ
フエージヨンを設けたCCDや、BBD（Bucket
Brigade Device）であつてもかまわない。さら
に本説明ではCTDの駆動に３相モードを用いた
が、正常の機能が満たせれば、どのような駆動モ
ードを用いてもかまわない。本説明で用いた駆動
パルスのタイミングは一例を示したまでで、正常
な動作が達成されれば、どのようなタイミングの
パルスでもよいことは明らかである。本発明では
MOS構造のFETを用いて説明したがジヤンクシ
ヨンタイプのFET（JFET）でもMOSFETでもか
まわない。さらに、FETはエンハンスメント型
でもデプリーシヨン型でもさしつかえないし、Ｐ
チヤネルでもＮチヤネルでもかまわない。CTD、
タツプ回路、加算器、サンプルホールド回路、減
算器など本発明のCTDフイルタの構成要素はそ
れぞれ独立の部品であつても、同一半導体基板に
集積化されたものであつても、いずれでもかまわ
ない。
した。ここでは一例として、信号の遅延と検出に
フローテイングゲートを用いたCCDで説明した
が、各転送段に電荷検出用のフローテイングデイ
フエージヨンを設けたCCDや、BBD（Bucket
Brigade Device）であつてもかまわない。さら
に本説明ではCTDの駆動に３相モードを用いた
が、正常の機能が満たせれば、どのような駆動モ
ードを用いてもかまわない。本説明で用いた駆動
パルスのタイミングは一例を示したまでで、正常
な動作が達成されれば、どのようなタイミングの
パルスでもよいことは明らかである。本発明では
MOS構造のFETを用いて説明したがジヤンクシ
ヨンタイプのFET（JFET）でもMOSFETでもか
まわない。さらに、FETはエンハンスメント型
でもデプリーシヨン型でもさしつかえないし、Ｐ
チヤネルでもＮチヤネルでもかまわない。CTD、
タツプ回路、加算器、サンプルホールド回路、減
算器など本発明のCTDフイルタの構成要素はそ
れぞれ独立の部品であつても、同一半導体基板に
集積化されたものであつても、いずれでもかまわ
ない。
第１図は従来のCTDフイルタの構成を示した
ものである。第２図は本発明のCTDフイルタの
一例で、第３図は第２図のCTDフイルタを駆動
するためのパルスのタイミングを示したものであ
る。１はCCD、BBD等のCTD、５，３６はタツ
プ回路、１７，１８，４１は演算増幅器、４５，
４７は記憶素子、２２，４８は減算器、６，９，
１０，１１，１２，３０，３３はMOSFET、１
９，２０，４２は抵抗、４４，４６はスイツチで
ある。
ものである。第２図は本発明のCTDフイルタの
一例で、第３図は第２図のCTDフイルタを駆動
するためのパルスのタイミングを示したものであ
る。１はCCD、BBD等のCTD、５，３６はタツ
プ回路、１７，１８，４１は演算増幅器、４５，
４７は記憶素子、２２，４８は減算器、６，９，
１０，１１，１２，３０，３３はMOSFET、１
９，２０，４２は抵抗、４４，４６はスイツチで
ある。
Claims (1)
- 【特許請求の範囲】 １ 信号電荷の転送段毎あるいは整数倍の転送段
毎に該信号電荷を非破壊的に検出し、電圧信号
Vg＋vgk（ｋ＝１、２、３……Ｎ）に変換する検
出手段を持つタツプ付き電荷転送素子のｋ番目の
検出手段（ｋ＝１、２、３……Ｎ）を該検出手段
毎に１対１で対応する第１のスイツチを介し、全
部の該検出手段に共通で、かつ一定電位が印加さ
れた第１の共通配線に接続し、さらに該ｋ番目の
検出手段を該検出手段毎に１対１で対応する第２
のスイツチを介し、全部の該検出手段に共通で、
かつ電位Vgが印加された第２の共通配線に接続
すると共に、全部の該検出手段に該検出手段と１
対１で対応する電界効果トランジスタを１個ずつ
設け、各検出手段と対応する該電界効果トランジ
スタのゲートをそれぞれ接続し、該電界効果トラ
ンジスタの各ソース端子を時間と共に変化する信
号源Vd＋vdk（ｋ＝１、２、３……Ｎ）と接続し、
全部の該電界効果トランジスタのドレイン端子を
第３の共通配線に接続すると共に、該第３の共通
配線を加算回路で構成された電流・電圧変換器の
反転入力端子に接続し、該電流・電圧変換器の非
反転入力端子と電位Vdの電圧源を接続し、該電
流・電圧変換器の出力端子を第３および第４のス
イツチに接続し、この第３および第４のスイツチ
のいずれか一方を記憶素子を介して減算器の一方
の入力端子に接続し、前記スイツチの他方を直接
もしくは記憶素子を介して、前記減算器の他方の
入力端子に接続することを特徴とする電荷転送型
トランスバーサルフイルタ。 ２ 信号電荷の転送段毎あるいは整数倍の転送段
毎に該信号電荷を非破壊的に検出し、電圧信号
Vg＋vgk（ｋ＝１、２、３……Ｎ）に変換する検
出手段を持つタツプ付き電荷転送素子のｋ番目の
検出手段（ｋ＝１、２、３……Ｎ）を該検出手段
毎に１対１で対応する第１のスイツチを介し、全
部の該検出手段に共通で、かつ一定電位が印加さ
れた第１の共通配線に接続し、さらに該ｋ番目の
検出手段を該検出手段毎に１対１で対応する第２
のスイツチを介し、全部の該検出手段に共通でか
つ電位Vgが印加された第２の共通配線に接続す
ると共に、全部の該検出手段に該検出手段と１対
１で対応する電界効果トランジスタを１個ずつ設
け、各検出手段と対応する該電界効果トランジス
タのゲートをそれぞれ接続し、該電界効果トラン
ジスタの各ソース端子を時間と共に変化する信号
源Vd＋vdk（ｋ＝１、２、３……Ｎ）と接続し、
全部の該電界効果トランジスタのドレイン端子を
第３の共通配線に接続すると共に、該第３の共通
配線を加算回路で構成された電流・電圧変換器の
反転入力端子に接続し、該電流・電圧変換器の非
反転入力端子と電位Vdの電圧源を接続し、該電
流・電圧変換器の出力端子を第３および第４のス
イツチに接続し、この第３および第４のスイツチ
のいずれか一方を記憶素子を介して減算器の一方
の入力端子に接続し、前記スイツチの他方を直接
もしくは記憶素子を介して、前記減算器の他方の
入力端子に接続する電荷転送型トランスバーサル
フイルタにおいて、前記第１のスイツチを閉状態
に設定し、前記第２、第３、第４のスイツチを開
状態にしておき、次に第１のスイツチも開状態に
設定した後で、第３のスイツチのみ閉じてから再
び開き、次に第２のスイツチを閉じた後、第４の
スイツチも閉じ、引き続き第４のスイツチを開い
た後で、第２のスイツチを開くという一連の開閉
状態を一周期として、前記第１、第２、第３、第
４のスイツチを前記のタイミングで繰り返えし、
同一周期で開閉しておき、信号電荷が該検出手段
で第３のスイツチが閉じた状態とほぼ同期して検
出されるように、該信号電荷を電荷転送素子中で
転送し、前記Vd＋vdkが前記一周期間中は同一の
値を維持し、周期毎に所望の値に変化させるよう
に設定し、前記Vg＋vgk、Vd＋vdk、Vg、Vdを前
記電界効果トランジスタが３極管領域で動作する
範囲内に設定することを特徴とした電荷転送型ト
ランスバーサルフイルタの駆動方法。 ３ 信号電荷の転送段毎あるいは整数倍の転送段
毎に該信号電荷を非破壊的に検出し、電圧信号
Vg＋vgk（ｋ＝１、２、３……Ｎ）に変換する検
出手段を持つタツプ付き電荷転送素子のｋ番目の
検出手段（ｋ＝１、２、３……Ｎ）を該検出手段
毎に１対１で対応する第１のスイツチを介し、全
部の該検出手段に共通で、かつ一定電位が印加さ
れた第１の共通配線に接続し、さらに該ｋ番目の
検出手段を該検出手段毎に１対１で対応する第２
のスイツチを介し、全部の該検出手段に共通でか
つ電位Vgが印加された第２の共通配線に接続す
ると共に、全部の該検出手段に該検出手段と１対
１で対応する電界効果トランジスタを１個ずつ設
け、各検出手段と対応する該電界効果トランジス
タのゲートをそれぞれ接続し、該電界効果トラン
ジスタの各ソース端子を時間と共に変化する信号
源Vd＋vdk（ｋ＝１、２、３……Ｎ）と接続し、
全部の該電界効果トランジスタのドレイン端子を
第３の共通配線に接続すると共に、該第３の共通
配線を加算回路で構成された電流・電圧変換器の
反転入力端子に接続し、該電流・電圧変換器の非
反転入力端子と電位Vdの電圧源を接続し、該電
流・電圧変換器の出力端子を第３および第４のス
イツチに接続し、この第３および第４のスイツチ
のいずれか一方を記憶素子を介して減算器の一方
の入力端子に接続し、前記スイツチの他方を直接
もしくは記憶素子を介して前記減算器の他方の入
力端子に接続する電荷転送型トランスバーサルフ
イルタにおいて、前記第１、第４のスイツチを閉
状態にしておき、まず前記第２のスイツチを閉
じ、次に前記第３のスイツチも閉じた後、該第３
のスイツチを開き、引き続き第２のスイツチを開
状態にしてから、第１のスイツチを閉じ、再び開
いて、次に第４のスイツチを閉じて、次にこれを
開くという一連の開閉状態を一周期として、前記
第１、第２、第３、第４のスイツチを前記のタイ
ミングで繰り返えし、同一周期で開閉しておき、
信号電荷が該検出手段で第４のスイツチが閉じた
状態とほぼ同期して検出されるように、該信号電
荷を該電荷転送素子中で転送し、前記Vd＋vdkが
前記一周期間中は同一の値を維持し、周期毎に所
望の値に変化させるように設定し、前記Vg＋
vgk、Vd＋vdk、Vg、Vdを前記電界効果トランジ
スタが３極管領域で動作する範囲内に設定するこ
とを特徴とした電荷転送型トランスバーサルフイ
ルタの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP557280A JPS56103525A (en) | 1980-01-21 | 1980-01-21 | Charge transfer type transversal filter and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP557280A JPS56103525A (en) | 1980-01-21 | 1980-01-21 | Charge transfer type transversal filter and its driving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103525A JPS56103525A (en) | 1981-08-18 |
| JPS6324326B2 true JPS6324326B2 (ja) | 1988-05-20 |
Family
ID=11614925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP557280A Granted JPS56103525A (en) | 1980-01-21 | 1980-01-21 | Charge transfer type transversal filter and its driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56103525A (ja) |
-
1980
- 1980-01-21 JP JP557280A patent/JPS56103525A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103525A (en) | 1981-08-18 |
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