KR100201401B1 - 샘플/홀드 회로 - Google Patents

Abstract

본 발명은 샘플/홀드 회로에 관한 것으로 특히, 샘플/홀드를 교대로 수행하도륵 동일 한 회로를 병렬로 접속하고 제공 클럭의 50% 듀티비를 갖는 클럭으로 동작을 제어함으로써 실시간 처리 능력을 향상시킬 수 있도록 창안한 것이다. 이러한 본 발명은 클럭 (CLK)(

Description

샘플/홀드 회로

본 발명은 샘플/홀드 회로에 관한 것으로 특히, 고속의 아나로그/디지탈 콘버터 또는 아나로그 신호의 샘플링이 필요한 시스템에 사용 가능한 샘플/홀드 회로에 관한 것이다.

종래 샘플/홀드 회로는 제1도의 회로도에 도시된 바와 같이, 입력 신호(Vin)를 셈플링하는 스위치(SW1)와, 이 스위치(SW1)의 샘플링 데이타를 홀드 커패시터(C1)에 저장하는 데이타 저장부(101)와, 이 데이타 저장부(101)의 출력 데이타를 홀딩하는 전압 폴로워(102)로 구성된다.

상기 스위치(SW1)는 온 상태일 경우 저항을 적게 하기 위하여 피모스 트렌지스터와 엔모스 트렌지스터를 이용한 전송 게이트를 이용하여, 샘플링 제어를 위하여 클럭 신호를 이용한다.

이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.

제2도와 같이 클럭이 입력됨에 의해 스위치(SW1)는 샘플링 시간과 홀딩 시간에 따라 온,오프된다.

이때, 스위치(SW1)가 온 상태이면 데이타 저장부(101)의 홀드 커패시터(C1)에 입력신호(Vin)에 비례하는 전압이 충전된다.

이후. 스위치(SW1)가 오프되면 전압 폴로워(102)는 홀드 커패시터(C1)에 충전된 전압을 '1'에 가까운 이득으로 증폭하여 흘딩하게 된다.

이러한 동작은 스위치(SW1)가 온,오프함에 따라 반복적으로 수행되어진다.

그러나, 일반적으로 샘플/홀드 회로는 고속으로 샘플링을 수행하기 위해서는 RC 시정수값을 낮추어야 한다.

이때, R 값은 근사적으로 스위치(SW1)의 온 저항값을 나타내며 C는 홀드 커패시터 (C1)와 기샐 커패시터를 포함하여 나타낸다.

대개의 경우 샘플링 시간은 RC 시정수값의 5배 이상이어야 한다.

만일, R값을 낮추려는 경우 스위치(SW1)를 구성하는 모스 트랜지스터의 크기를 크게 할 수 있지만 이러한 경우 클럭 공급과 전하 주입의 영향으로 샘플/홀드 회로의 원하는 정확도를 얻을 수 없고 또한, C값의 경우도 이러한 영향으로 너무 작게 할 수 없다.

따라서, 종래에는 원하는 고속의 샘플링을 수행하기 위해서는 연산 증폭기가 최소한 사양 이상의 이득 대역폭을 가져야 하는데, 고속의 경우 설계가 어려워지고 전력 소모도 증가하게 되는 단점이 있다.

또한, 샘플링 시간은 RC 시정수값과 원하는 정확도와 연관되는데, 샘플링 시간을 길게 할수록 정확도는 향상되는 반면에 속도는 원하는 성능을 얻을 수 없는 단점이 있다.

본 발명은 종래 기술의 단점을 개선하기 위하여 샘플/홀드를 교대로 수행하도록 동일한 회로를 병렬로 접속하고 제공 클럭의 50% 듀티비를 갖는 클럭으로 동작을 제어함으로써 실시간 처리 능력을 향상시킬 수 있도록 창안한 샘플/홀드 회로를 제공함에 목적이 있다.

제1도는 종래의 샘플/홀드 회로도.

제2도는 제1도에서의 동작 타이밍도.

제3도는 본 발명의 샘플/홀드 회로도.

제4도는 제3도에서의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

210,240 : 전송 게이트 220,250 : 데이타 저장부

230,260 : 전압 폴로워 270 : 스위치

C11,C12 : 홀드 커패시터

본 발명의 샘플/홀드 회로는 제3도의 회로도에 도시한 바와 같이, 클럭(CLK)()에 따라 입력 데이타(Vin)를 교대로 샘플링하는 전송 게이트(210)(240)와, 이 전송게이트(210)(224)의 전송 데이타를 각기 저장하는 데이타 저장부(220)(250)와, 이 데이타 저장부(220)(250)의 출력 데이타를 각기 홀딩하는 전압 폴로워(230)(260)와, 모드에 따라 상기 전압 풀로워(230)(260)의 출력 신호를 선택, 출력하는 스위치(270)로 구성한다.

상기 데이타 저장부(220)(250)는 각기 홀드 커패시터(C11) (C12)로 구성한다.

이와같이 구성한 본 발명의 회로에 대한 동작 및 작용 효과를 설명하면 다음과 같다. 본 발명에서는 클럭 생성기(도면 미표시)에서 제공되는 클럭에 대하여 50% 이하의 듀티비를 갖는 클럭(CLK)()으로 전송 게이트(210)(240)의 동작을 제어하게 된다. 즉, 전송 게이트(210)는 클럭()이 하이, 반전 클럭()이 로우인 경우 동작하고, 전송 게이트(240)는 클럭(CLK)이 로우, 반전 클럭()이 하이인 경우 동작한다. 먼저, 클럭(CLK)이 하이 상태인 경우 전송 게이트(210)가 온 상태로 되어 데이타 저장부(220), 전압 폴로워(230)를 통해 샘플링 모드 동작을 수행하고 반대로, 전송 게이트 (240)는 오프 상태가 되어 데이타 저장부(250), 전압 폴로워(260)를 통해 이전 출력에서 샘플링한 입력 신호를 홀드라고 있는 홀딩 모드 동작을 수행하게 된다. 이때, 스위치(270)는 홀딩 모드 동작을 수행하는 전압 풀로워(260)의 출력 신호(Vout2)를 선택하여 출력하게 된다. 이 후, 클럭(CLK)이 로우 상태가 되면 전송 게이트(210)는 오프되고 전송 게이트(240)는 온된다.

이때, 전압 폴로워(230)는 데이타 저장부(220)의 홀드 커패시터(C11)에 충전된 전압을 '1'에 가까운 이득으로 증폭, 흘딩하게 된다.

이에 따라, 스위치(270)는 전압 폴로워(230)에 홀드된 신호(Vout1)를 선택, 출력하게 된다.

그리고, 전송 게이트(240)의 동작으로 입력 신호(Vin)에 비례하는 전압이 데이타 저장부(250)의 홀드 커패시터(C12)에 충전되어진다.

상기의 동작은 클럭(CLK)()이 입력됨에 따라 제4도의 파형도와 같이 샘플링 시간과 홀딩 시간이 결정되어 병렬로 접속된 블럭에서 교대로 반복하여 수행하게 된다.

일반적으로 홀딩 시간이라 함은 샘플/홀드 회로에 접속되는 시스템에서 샘플링된 신호를 처리하는데 소요되는 시간을 홀드하는 시간으로 실제 응용에서는 파이프 라인이나 패래럴 방식을 이용하여 고속 처리를 수행하고 있는데, 샘플링 시간이 길수록 원하는 데이타의 정확도가 향상된다.

본 발명에서는 클럭 발생기(도면 미표시)에서 제공되는 클럭에 대하여 50% 듀티비를 갖는 클럭을 사용하므로 기존에 비하여 2배의 속도로 샘플링을 수행가능하며 또한, 제공 클럭의 2배에 해당하는 성능을 얻을 수 있으므로 클럭 주파수를 높임으로써 발생하는 전력 소모등의 문제를 억제할 수 있다.

따라서, 본 발명은 종래 회로에서 성능을 향상시키기 위하여 RC 시정수를 낮춤으로써 클럭 공급이나 전하 주입등에 의한 정확도의 손실을 피할 수 있고 연산 증폭기의 주파수 특성을 과도하게 정할 필요가 없어진다.

상기에서 상세히 설명한 바와 같이 본 발명은 실시간으로 데이타를 처리하기 위한 시스템의 인터페이스에서 아나로그 신호를 샘플링하는 경우 실시간 처리 능력을 향상시 킬 수 있는 효과가 있다.

Claims (2)

1. 클럭(CLK)()에 따라 입력 데이타(Vin)를 교대로 셈플링하는 제1,제2 전송 게이트와, 이 제1,제2 전송 게이트의 전송 데이타를 각기 저장하는 제1,제2 데이타 저장부와, 이 제1,제2 데이타 저장부의 출력 데이타를 각기 홀딩하는 제1,제2 전압 폴로워와, 모드에 따라 상기 제1,제2 전압 폴로워의 출력 신호중 하나를 선택, 출력하는 스위치로 구성한 것을 특징으로 하는 샘플/홀드 회로.
2. 제1항에 있어서, 클럭(CLK)()은 제공 클럭에 대하여 50% 이하 듀티비를 갖는 것을 특징으로 하는 샘플/홀드 회로.