JPS6324327B2

JPS6324327B2 -

Info

Publication number: JPS6324327B2
Application number: JP557680A
Authority: JP
Inventors: Tadayoshi Enomoto; Masaaki Yasumoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-01-21
Filing date: 1980-01-21
Publication date: 1988-05-20
Also published as: JPS56103526A

Description

【発明の詳細な説明】本発明は電荷転送型トランスバーサルフイルタ
に関する。さらに詳しくは多数の転送段を有する
電荷転送素子（Charge Transfer Device、以下
CTDという）の転送段中に信号電荷を非破壊的
に検出する浮遊電極（フローテイングゲート）や
浮遊拡散層等の検出手段、そして検出手段毎に設
けた電界効果トランジスタ（以下FETという）
で構成されたアナログ信号の乗算器（あるいは乗
算回路）、該乗算器の乗算結果を加算する加算器
（あるいは加算回路）、加算結果を一時記憶・保持
する記憶（メモリ）回路、メモリ回路の出力と加
算器の出力の差を得る減算器（あるいは減算回
路）で構成される電荷転送型（以下CTDという）
トランスバーサルフイルタおよび駆動方法に関す
るものである。

この種のフイルタは任意の重み係数を外部より
制御することが可能であるから、重み係数を変更
することにより、１個の該CTDトランスバーサ
ルフイルタで、適宜多数の異る周波数特性を持つ
フイルタを構成することができる。即ち、重み係
数を外部より設定し、一定期間中だけ半固定にす
るプログラマブルフイルタや、入力信号の状態に
応じて重み係数を随時、自動的に計算し、設定す
るアダプテイブフイルタ等、広い分野に応用する
ことができる。ところが、従来のCTDトランス
バーサルフイルタは、電荷の非破壊検出手段と乗
算器で構成されるタツプ回路が複雑で集積化が困
難な上、消費電力が多大であるなどの欠点があつ
た。さらにアナログ入力信号とアナログ値の重み
係数の乗算には２個のMOS型FET（以下
MOSFETと言う）で構成された乗算器が用いら
れていたため、該２個のMOSFETのサイズ、即
ち、ゲート幅Ｗに対するゲート長Ｌ（Ｗ／Ｌ）や
特性の差に起因して、真のアナログ乗算機能を満
足することができなかつた。従つて、ダイナミツ
クレンジが広い高性能なプログラマブルあるいは
アダプテイブフイルタの実現が困難であつた。

第１図は従来のCTDフイルタの構成を示した
ものである。１は、一例として、電荷結合素子
（Charge−Coupled Device以下、CCDと言う）
を用いた遅延線の電荷転送段を示している。な
お、CCDの入力部等は省略されている。

ここでは一例として、一転送段が転送電極２，
３および信号電荷を非破壊的に検出する手段とし
て用いた検出電極４から成る３相構造を示してい
る。さらに該検出手段である検出電極は各転送手
段毎に設けてある。転送電極２，３はそれぞれ配
線２Ａ，３Ａより供給される電圧パルスにより駆
動される。検出電極４の電位は信号検出時にはフ
ロート状態となるように設定されるので、通常浮
遊電極を呼ばれている。電極４の出力信号はタツ
プ回路５に印加される。該タツプ回路５は以下に
述べるように、ソースホロア等のバツフア回路
９，１０、リセツト素子６、乗算器１１，１２よ
り構成されている。MOSFET等のスイツチ６は
配線７に印加されるパルスにより周期的に開閉
し、検出電極４の電位を配線８に印加された直流
電位に設定し、次に浮遊（フロート）状態にす
る。MOSFET９，１０で構成されるソースホロ
アは検出電極４と乗算器１１，１２との間に設け
るバツフア回路であり、その入力端子は検出電極
４と接続している。１１，１２はMOSFETで２
個のアナログ信号の乗算器を構成し、両
MOSFETのドレイン（あるいはソース）は共に
ソースホロアの出力端子１０Ａに接続される。
MOSFET１１のゲートは配線１３に接続され、
直流電位が供給される。一方、MOSFET１２の
ゲートは端子１４より重み係数等のアナログ信号
が供給される。MOSFET１１と１２のソース
（あるいはドレイン）はそれぞれ配線１５と１６
を介し、それぞれ演算増幅器１７と１８の非反転
入力端子に結ばれる。演算増幅器１７，１８の反
転入力端子は端子２１と結ばれ、直流電位が供給
される。さらに抵抗１９および２０は、それぞれ
対応する演算増幅器１７および１８と共に加算回
路を形成し、該加算回路は配線１５あるいは１６
に流れる電流を電圧に変換する、即ち、電流−電
圧変換器を構成する。両演算増幅器１７，１８の
出力端子は減算器２２に接続され、その減算結
果、即ち、CTDフイルタの出力信号は端子２３
より得ることができる。

次に第１図の動作を説明する。信号電荷が各転
送段の電極３直下から検出電極４直下に転送され
る直前に、配線７に印加されたパルスにより、ス
イツチ６が閉じると、検出電極４は配線８に印加
された直流電位にセツトされる。次に転送電極３
直下に蓄積された電荷は電極３に印加されたパル
スが低いレベルに戻ると検出電極４直下に転送さ
れ、ここで蓄積される。電荷は、蓄積期間中、電
極４により非破壊的に検出される。次に電極２へ
印加されたパルスが高レベルとなると、検出電極
４直下の信号電荷は転送電極２直下へ転送され
る。以下同様に配線２Ａ，３Ａ，７に印加された
周期的なパルスにより信号電荷はCCD１の内部
を右方向へ順次転送されて行く。検出電極４直下
の蓄積電荷がバイアス電荷のみのとき、即ち、入
力信号が零のとき、検出電極４の電位がVd／Ｇ
であつたとする。一方、入力信号が検出されたと
き、電極４の電位が（Va＋V_ik）／Ｇとなつたと
する。ここでVdは直流成分、v_ikは正、負の信号
を含む信号成分で、サツフイツクスｋはCTDフ
イルタのタツプ番号（ｋ＝１、Ｎ）、Ｇはソース
ホロア９，１０のゲインである。従つてソースホ
ロアの出力端子１０Ａの電位はVdあるいはVd＋
v_ikとなる。今、配線１３に直流電位Vg、端子１
４にVg＋V_gk、端子２１にVdを印加する。但し
これらの電位はMOSFET１１，１２が３極領域
で動作する範囲内に設定されているとする。なお
V_gkは正、負の符号を含む重み係数等に対応する
アナログ信号である。v_ikが正で、Vg＞Vdのと
き、端子１０Ａから抵抗１９あるいは２０へ向つ
て、MOSFET１２，１１に流れる電流をI_1k，I_2k
とする。

MOSFETの３極管領域でのドレイン電流Ｉ
は、柳井久義と永田穣共著の集積回路工学(2)回路
技術編（コロナ社）の頁99の（11.4）式 I_D＝β｛（V_GS−V_T）V_DS−V_DS ²／２｝で与えられる。ここでβはMOSFETの特性で決
まる定義、V_GSはゲートとソース間の電圧、V_DS
はドレインとソース間の電圧、V_Tは閾値電圧で
ある。従つて、MOSFET１２のゲート電位およ
びソース電位はそれぞれ（V_g＋v_gk）および端子
２１の電位V_dであるから、該MOSFET１２のゲ
ートとソース間の電位は（V_g＋v_gk−V_d）とな
る。同様に該MOSFET１２のドレイン電位は
（V_d＋v_ik）であるから、該MOSFET１２のドレ
インとソース間の電位はv_ikとなる。従つて、３
極管領域で、該MOSFET１２に流れるドレイン
電流I_1kは I_1k＝β₁｛V_g＋v_gk−V_d−V_T1）v_ik−v_ik ²／２｝ (1) で与えられる。ここでβ₁は主としてMOSFET１
２の特性により定まる定数、V_T1はMOSFET１
２の閾値電圧である。MOSFET１１に流れるド
レイン電流I_2kも同様に与えられる。MOSFET１
１のゲートとソース間電位は（V_g−V_d）、ドレイ
ンとソース間の電位はv_ikであるから、I_2kは I_2k＝β₂｛（V_g−V_d−V_T2）v_ik−v_ik ²／２｝ (2) で与えられる。ここでβ₂は主としてMOSFET１
１の特性により定まる定数、V_T2はMOSFET１
１の閾値電圧である。今、抵抗１９，２０の抵抗
値を１Ωとすれば演算増幅器１８，１７の出力電
圧v₁およびv₂はそれぞれ v₁＝Vd−_N 〓^k=1 I_1k (3) v₂＝Vd−_N 〓^k=1 I_2k (4) となる。従つて、差動増幅器のゲインを１とすれ
ば、端子２３より得られる信号電圧v₀はv₁−v₂と
なる。即ち、 v₀＝_N 〓^k=1 ｛β₁v_ikV_gk−v_ik（β₁V_T1−β₂V_T2）＋v_ik（Vg−Vd）（β₁−β₂）＋v_ik ²（β₁−β²）／
２｝
(5) となる。今、MOSFET１２と１１のサイズ
（Ｗ／Ｌ）が全く等しく、即ち、β₁＝β₂で、閾値
電圧も全く等しいとすれば（V_T1＝V_T2）、上式は v₀＝β_1N 〓^k=1 v_ikV_gk (6) となり畳み込み演算機能を満足し、CTDフイル
タがトランスバーサルフイルタ機能を満たすこと
がわかる。

v_ikが負の値のときも同様な結果が得られる。

以上、従来のCTDフイルタの構成と駆動方法
を説明した。従来のCTDフイルタのタツプ回路
５は２個のMOSFET９，１０で構成されたバツ
フア用ソースホロアとやはり２個のMOSFET１
１，１２で構成されたアナログ信号乗算器で構成
されていた。信号検出電極４の出力信号をより正
しく乗算回路の入力端子１０Ａに伝達するために
はソースホロアの電流供給能力を十分大きくする
とともに出力インピーダンスを小さくする必要が
あつた。このためMOSFET９，１０のサイズ
（Ｗ／Ｌ）を非常に大きく設定する必要があり、
集積化には好ましくなかつた。さらに電流供給能
力が大きいため多大な電力を消費した。

このため多数のタツプを必要とするフイルタを
構成することはほとんど不可能であつた。さらに
ソースホロアの歪特性は悪く、フイルタのダイナ
ミツクレンジを低下させた。さらにMOSFET１
２のβ₁とMOSFET１１のβ₂あるいはMOSFET１
２のV_T1とMOSFET１１のV_T2を互いに全く等し
くすることはほとんど不可能であるから、CTD
フイルタの出力信号は(6)式で示した真の乗算結果
が得られず、(5)式のようになり、非線形項が付加
された。

この結果、トランスバーサルフイルタの基本式
「畳み込み」演算式を満足せず、誤差や歪を大き
くする等の欠点を生じ、実際には性能の高い
CTDフイルタを実現することはほとんど不可能
であつた。

本発明は従来のCTDフイルタの欠点を除去す
ることにより、高性能のCTDトランスバーサル
フイルタを提供するものであり、さらに本発明は
従来のCTDフイルタのタツプ回路を大幅に簡略
化し、プログラマブルフイルタやアダプテイブフ
イルタの実現を可能にするものである。即ち、従
来のCTDフイルタのタツプ回路を複雑にしてい
たソースホロアバツフア回路を除去すると共に、
アナログ信号乗算器の２個のMOSFETのうち１
個を削除した。その結果消費電力の低減や真のア
ナログ乗算を実現なさしめ、さらに集積化を容易
にさせた。

第２図は本発明のCTDトランスバーサルフイ
ルタの具体的な構成を示す一例である。第３図は
第２図のCTDフイルタを駆動するための基本的
なパルス波形列の一例と、タツプ出力波形の一例
を示したものである。

第２図において、３１は信号の遅延段を示し、
ここでも一例としてCCDを用いている。例えば、
CCD３１は転送電極３２，３３、電荷検出手段
としての信号検出電極３４から成る転送段と転送
電極２３２，２３３，２３５から成る転送段が交
互に配列されたものとする。ここでも一例とし
て、３相構造を用いている。転送電極３２，２３
２，３３２，４３２および３３，２３３，３３
３，４３３はそれぞれ共通配線３２Ａおよび３３
Ａより周期的にオンオフし、第３図に示した、パ
ルス７０，７１がそれぞれ印加される。同様に電
極３５，２３５，４３５は共通配線３５Ａより直
流電位V_Fが印加される。MOSFET４０はリセツ
トスイツチで、MOSFET４０のゲートは共通配
線４０Ａより、やはり周期的にオンオフするパル
ス７２が印加されることにより、該MOSFET４
０を開閉し、検出電極３４，３３４を周期的に共
通配線３５Ａに印加された直流電位V_Fにセツト
する。４１はMOSFETで、２個の異なるアナロ
グ信号を乗算する機能がある。MOSFET４１の
ゲートは該検出電極３４に接続され、そのソース
（あるいはドレイン）端は共通配線４１Ａに接続
されている。一方、ドレイン（あるいはソース）
端は重み係数に対応するアナログ信号v′_dkを印加
する端子４３に接続される。３６はCCDの入力
部で入力電圧信号をサンプリングし、電荷に変換
する。３７，３８はスイツチで、それぞれ端子３
７Ａ，３８Ａに印加される信号を交互にCCDの
入力部３６へ印加する。５０は演算増幅器５１、
抵抗５２より構成される加算回路である。該演算
増幅器５１の反転入力端子は共通配線４１Ａを介
し、各タツプ回路４２および４２Ａの乗算回路、
即ち、MOSFET４１のソース（あるいはドレイ
ン）端に接続され、非反転入力端子は端子５３よ
り直流電位V′dが印加される。加算回路５０の出
力端子は、一方のスイツチ５４を介し、サンプル
ホールルド回路等のアナログ記憶回路５５と、他
方のスイツチ５６を介し、他方の記憶回路５７と
それぞれ結合している。該記憶回路５５，５７の
出力端子は減算器５８に接続される。なお、後述
するように、前記記憶回路５５，５７のうち、一
方を削除してもかまわない。

次に第２図に示した一実施例について第３図に
示した駆動パルスのタイミングを参照して動作を
説明する。CTDフイルタの入力端子３７Ａ，３
８Ａにそれぞれ直流電位V″g、該直流電位V″gに
重畳した入力信号V′_iを印加する。スイツチ３７，
３８は共にクロツクパルス７０，７１，７２の２
周期で１回閉じ、さらに該スイツチ３７，３８は
互いに交互に開閉させ、直流電位V″gおよび信号
V″g＋V′_iを交互に該CCDの入力３６へ印加させ
る。こうすることにより、該直流電位V″gおよび
信号V″g＋V′_iにそれぞれ対応した電荷Qgおよび
Q_iがCCDの転送段３１の各転送段に交互に存在
する。今、第ｋ番目のタツプ回路４２および対応
するCTD３１の転送段に注目する。今パルス７
１が高レベルとなる期間８０で、転送電極３３直
下に直流電位V″gに対応した電荷Qgが蓄積され
ているとする。このときパルス７２も高レベルで
あるから、スイツチ４０が閉じて、検出電極３４
の電位は７３で示すように共通配線３５Ａより印
加された直流電位V_Fに設定される。ここで前記
V_Fのレベルは、パルス７１の高レベルの値より
十分低い値を持つとすれば、電極３３直下の電荷
Qgは検出電極３４直下へ転送されることはない。
次の期間８１ではパルス７２が低レベルに戻るか
ら、スイツチ４０は閉じて、該検出電極３４の電
位はV_Fで、フロート状態となる。ところが電極
３３への印加パルス７１も低レベルに戻るため、
該電極３３直下の電荷Qgは検出電極３４直下へ
全部転送される。従つて、フロート状態にある検
出電極３４の電位は７３に示すように変位する。
即ち、検出電極３４と該検出電極３４直下の半導
体基板内に蓄積された電荷Qgとの間の絶縁膜容
量を介して、フロート状態の該電極３４の電位は
V_FよりV′gへ変化する。変化分（V_F−V′g）は検
出電極３４直下に蓄積されたV″gに対応する電荷
Qgに比例する。

次の期間８２でパルス７０が高レベルとなる
と、電極３４直下の直荷Qgは次段の電極２３２
直下へ転送されるから、該電極３４の電位は７３
の様に変化する。次に、期間８３でパルス７１も
高レベルとなり、パルス７０が低レベルに戻るか
ら電荷Qgは転送電極２３３直下に蓄積される。
同時にパルス７２が高レベルとなり、電極３４は
再び電位V_Fにセツトされる。

以上第ｋ番目のタツプ回路４２に注目してきた
が、期間８１では、全ての検出電極３４，３３４
直下に蓄積される電荷は、V″gに対応した値Qg
となることは明らかである。従つて、全ての検出
電極３４，３３４の電位および全タツプ回路の
MOSFET４１のゲート電位はV″gとなつている。
一方、端子４３より印加される電位を直流電位
V′dに重畳したアナログ信号成分v′_dk（ｋ＝１、
Ｎ）とし、端子５３にV′dを印加する。但し、
V′g，V′d等はMOSFET４１が３極管領域で動作
する範囲に設定されているものとする。

今、v′_dkを正の値とすれば、期間８１で、端子
４３から配線４１Ａへ向つてMOSFET４１に流
れる、３極管領域での、ドレイン電流I₁は、(1)式
と同様に、 β′_N 〓^k=1 ｛V′_g−V′_d−V′_T）V′_dk−（v′_dk）²／２｝ (7) で与えられる。加算回路５０の出力電圧v₁は抵抗
５２を１Ωとすれば、 v′₁＝V′d−I₁ (8) となる。ここでβ′はMOSFET４１のサイズ
（Ｗ／Ｌ）で決まる定数、V′_TはMOSFET４１の
閾値電圧である。該期間８１でスイツチ５４を閉
じて、スイツチ５６を開いておけば、上記電圧
v′₁は記憶回路５５に保持される。

期間８３では、前記V″gに対応した電荷Qgは
電極２３３直下に蓄積されている。また前述した
ように転送パルス７０，７１の一周期毎にそれぞ
れV″gおよびVi＋V″gに対応した電荷Qgおよび
Qiが交互にCCDの入力部３６を経由して、CCD
３１に注入される。従つて、期間８３ではVi＋
V″gに対応した電荷Qiがタツプ回路４２に対応す
る電極３３直下に蓄積されることが明らかであ
る。次の期間８４ではパルス７１，７２が低レベ
ルに戻るから、電荷Qgは直流電位V_Fが常時印加
されている電極２３５直下へ、電荷Qiは検出電
極３４直下へそれぞれ注入される。従つて、前記
同様に、フロート状態にある検出電極３４の電位
V_Fは電荷Qiに比例した電位の変化を受け７３に
示すようにV′g＋v′gkとなる。ここでv′gkは前記
入力信号Viに比例しているから、期間８４では
検出電極３４、従つてMOSFET４１のゲート、
の電位はV′gを中心にv′_gkだけ変動する。v′_gkは正
負の符号を含んでいるので、第３図ではゲート電
位がV′gより高くなる場合も低くなる場合も
「V′_g＋v′_gk」と示してある。期間８５でパルス７
０が高レベルとなると、電荷Qiは転送電極２３
２直下へ、電荷Qgは転送電極３３２直下へそれ
ぞれ転送される。以下同様にパルス７０，７１，
７２が周期的に印加されることにより、検出電極
３４，３３４の電位はVgに対応した電荷Qgによ
つて決まる電位VgとV″g＋Vi′に対応した電荷Qi
によつて決まる電位V′g＋v′_gkに、それぞれ交互
に設定される。期間８４でも端子４３より印加さ
れる電位がV′d＋v′_dk（ｋ＝１、Ｎ）に設定されて
いれば、前記同様、端子４３から配線４１Ａへ向
つてMOSFET４１に流れる、３極管領域での、
ドレイン電流I₂は(2)式と同様に、 I₂＝β′_N 〓^k=1 ｛（V′_g＋v′_gk−V′_d−V_T）v′_dk−（v′_dk）²／
２｝ (9) で与えられるから、加算回路５０の出力電圧v′₂
は、抵抗５２が１Ωとしたから v′₂＝V′d−I₂ (10) となる。期間８４でスイツチ５６を開き、スイツ
チ５４を閉じれば、出力電圧v′₂は記憶回路５７
に保持される。一方記憶回路５５には前記v′₁が
保持されているから、前記期間８４では、減算器
５８のゲインを１とすれば、端子５９より得られ
る信号電圧voは減算器４８のゲインを１とすれ
ば、(8)式と(10)式の差、即ち、 v′o＝β′_N 〓^k=1 v′_gk＋v′_dk (11) で与えられ、トランスバーサルフイルタの基本演
算式「畳み込み」を達成することができる。なお
全タツプ（ｋ＝１、Ｎ）におけるv′_dkの値が負の
場合、あるいは各タツプ毎に負あるいは正の場合
も上記と同様な結果が得られることは明きらかで
ある。なおV′i，v′_gkの他も正、負いずれの値で
あつてもかまわないことも明きらかである。また
この場合、記憶回路５７を省いて、加算器５０の
出力端子と減算器５８の非反転入力端子をスイツ
チ５４，５６を介して接続することにより、前記
v′₁とv′₂の差が得られることも明きらかである。
さらに前記説明ではクロツクパルスの２周期にわ
たり、即ち期間８１と８４で端子４３に加える電
位V′d＋v′_dkを一定に保持したが、一周期ずらし
て、周期８４と８７で該電圧V′d＋v′_dkを一定に
保持してもかまわない。この場合、加算回路の出
力v′₂を記憶回路に保持するように考慮すれば、
前記同様記憶回路を１個省くことができる。

第４図は第２図に示した本発明のCTDトラン
スバーサルフイルタの入力部および転送段の一例
を詳細に示したものである。第５図は第４図を駆
動するためのパルスの一例を示している。以下で
は、第４、第５図を参照して、CTDトランスバ
ーサルフイルタの構造と駆動方法を詳細に説明す
る。第４図において、第２図と同一要素は同一番
号で示してある。１０２〜１０６，１１１〜１１
４はpoly−SiあるいはAl等で構成される金属電
極で、図示していないが、半導体基板（例えば、
ｐ形−Si）上に形成した、薄い絶縁層（例えば、
SiO₂等）の上に配置されている。１０１は例え
ばｎ形不純物をドープした拡散層で、第５図に示
したパルス１２１（例えば、低レベル＝1V、高
レベル10V）が印加される。電極１０２は直流電
位V_L（例えば、2V）が印加される。電極１０３
には、前記直流電位V″g（例えば、5V）が印加さ
れ、電極１０５には前記V″g＋V′iが印加される。
電極１０４，１０６へはそれぞれ第５図１２２，
１２３に示したパルス（例えば、低レベル＝0V、
高レベル＝9V）を印加する。同図から明きらか
なように、該パルスは転送パルス７０，７１の二
周期で１回高レベルとなり、電極１０４，１０６
が互いに交互に高レベルとなるように設定し、電
極１０３，１０５に注入された電荷が交互に転送
段に転送されるようになつている。即ち、電極１
０４，１０６はそれぞれ第２図に示したスイツチ
３７，３８に対応している。電極１１１，１１２
はそれぞれ第１相、第２相の転送電極でパルス７
０，７１（例えば高レベル＝16V、低レベル＝
0V）が印加される。１１３は第３相の電極で、
共通配線より直流電位V_F（例えば8V）が印加さ
れる。信号検出電極１１４はMOSFET４０がパ
ルス７２（例えば低レベル＝0V）高レベル10V）
が高レベルとなり、導通すると、前記直流電位
V_Fが印加され、該パルス７２が低レベルとなり、
該MOSFET４０が開状態となるとフロート状態
となる。今、第５図に示したタイミング１３０で
パルス１２１が低レベルとなり、（以下、オフす
ると言う）次に高レベルとなると（以下オンする
と言う）、電荷（本例では電子）が電極１０２直
下のバリアを越えて電極１０３，１０５直下の電
位の井戸へ注入される。電極１０３直下に注入さ
れた電荷量QgはV″g−V_Lに、電極１０５直下に
注入された電荷量QiはV″g＋V′i−V_Lに、それぞ
れほぼ比例した値となる。次の時該１３１でパル
ス１２２，７０がオンし、つづいてパルス１２２
がオフすると、電極１０３直下の該電荷Qgのみ
が、電極１０４直下のバリアを越えて、電極１１
１直下の電位の井戸に転送され、蓄積される。次
に時刻１３２でパルス７１がオンすると電極１１
２直下にも電位の井戸が形成され、該電荷Qgの
一部は該電極１１２直下に転送される。時刻１３
３でパルス７０がオフすると電荷Qgは全部電極
１１２直下に蓄積され、次の時刻１３４でパルス
７１がオフすると、該電荷Qgは電極１１３直下
に転送され、時刻１３６でパルス７０がオンする
まで該電極１１３直下に蓄積される。時刻１３５
で再びパルス１２１がオフし、次にオンするか
ら、電極１０３，１０５直下に電荷の注入が行な
われる。時刻１３６で、パルス１２３がオンし、
次にオフし、パルス７０がオンするから、今度は
電極１０５直下に注入された電荷Qiが電極１１
１直下へ転送される。以下同様にパルス７０，７
１により該電荷Qiは転送電極下を第４図の右方
向へ転送され、時刻１３９で、パルス７１がオフ
すると該電荷Qiは電極１１３直下に蓄積される。
一方先に転送された電荷Qgも同様に転送され、
パルス７２のオンにより電位V_Fに設定され、該
パルス７２のオフによりフロート状態となつてい
る検出電極１１４直下の電位の井戸に蓄積され
る。以下同様にパルスの周期毎に電荷Qgと電荷
Qiが交互に該CTDの転送段に注入され、転送さ
れる。従つて、CTDの各転送段には該電荷Qgと
Qiが交互に存在する。以上の説明から明らかな
ように、該電荷QgとQiはCTDの２転送段毎に設
けられた検出電極１１４直下に、２周期に１度交
互に蓄積され、検出される。該検出方法について
は第２図、第３図を用いてすでに詳細に説明した
ので、ここでは省く。

本発明のCTDトランスバーサルフイルタは信
号の遅延と非破壊検出を行なうCTD、およびリ
セツトスイツチと１個のMOSFETから成るアナ
ログ信号乗算回路を電荷の非破壊検出手段毎に設
けた簡単な構造で実現される。即ち、従来の
CTDフイルタのタツプ回路を構成していたソー
スホロアバツフア回路を削除しさらに２個の
MOSFETで構成された乗算器を１個の
MOSFETで構成することにより、以下に述べる
多くの特徴を持つている。構造が簡単であるか
ら、集積化が容易である。ソースホロアのバツフ
ア回路が削除されるため、消費電力の大幅な低減
ができ、乗算回路に影響をおよぼしていた高いソ
ースホロアの出力インピーダンスの影響を考慮す
る必要が全くない。さらにMOSFETのサイズ
（Ｗ／Ｌ）や特性、たとえば閾値V_Tに依存する乗
算器の誤差がないので、真のアナログ乗算機能を
達成できる。このような長所を持つ本発明の
CTDフイルタを用いれば、従来のCTDフイルタ
ではほとんど実現不可能であつた複雑なプログラ
マブルフイルタやアダプテイブフイルタをデジタ
ル処理を行なわず、アナログ信号処理のみで実現
することが可能である。

以上、CTDトランスバーサルフイルタを詳細
に説明した。ここでは一例として、半導体基板に
ｐ形シリコンを用いた表面４チヤネルのCCDを
用いたが、正常な機能が満たせればｎ形シリコン
あるいはその他の半導体基板でもかまわない。さ
らに信号の遅延と非破壊検出に浮遊電極を用いた
CCDを一例に用いたが、浮遊拡散層を用いた
CCDあるいはタツプ付BBD（Bucket Brigade
Device）等、前記機能が満たせればどのような
タイプのCTDを用いても構成できることは明ら
かである。本発明ではCTDの一転送段は３個の
電極より成る３相構造を示し、駆動モードも３相
モードを用いたが、正常な機能が得られれば、ど
のような構造、駆動モードでもかまわない。さら
にパルスのタイミングも一例を示したもので、正
常な動作が達成されればどのようなタイミングで
もさしつかえない。CTDの入力部構造や電荷の
注入法も、所望の動作が得られれば、前記説明に
限定されることはない。本発明のスイツチやアナ
ログ信号乗算器はMOSFETでもジヤンクシヨン
タイプのFETでもかまわない。さらにFETはエ
ンハンスメント型あるいはデブリーシヨン型のい
ずれでもかまわない上、ｐチヤネルあるいはｎチ
ヤネルでもさしつかえない。CTD、タツプ回路、
加算器、スイツチ、記憶回路、減算器など本発明
のCTDフイルタの構成要素はそれぞれ独立の部
品であつても、ハイブリツド構成でも、あるいは
同一基板上に集積化されたものであつてもかまわ
ない。

【図面の簡単な説明】

第１図は従来のCTDフイルタの構成である。
第２図は本発明のCTDフイルタの具体的に説明
するための構成図の一例、第３図は第２図の
CTDフイルタを駆動するためのパルスのタイミ
ングを示したものである。第４図は本発明の
CTDフイルタの入力部の一例を示し、第５図は
第４図のCTDフイルタを駆動するためのパルス
のタイミングを示している。１，３１はCTD遅延線、２〜４，３２〜３５，
１０２〜１１４，２３２，２３３，２３５…は金
属電極、６，９，１０，１１，１２，４０，４１
は電界効果トランジスタ、１７，１８，５１は演
算増幅器、１９，２０，５２は抵抗、３７，３
８，５４，５６はスイツチ、５０は加算器、２
２，５８は減算器、５５，５７はサンプルホール
ド回路、１０１は基板と逆導電形の拡散層であ
る。

Claims

【特許請求の範囲】１２種類の電荷信号をクロツク周期毎あるいは
クロツク周期の整数倍毎に交互にサンプルし、該
２種類の電圧信号に対応する２種類の電荷に変換
する入力部と、該２種類の電荷を交互に転送する
多数の転送段を有する転送部を持ち、該電荷転送
部に前記２種類の電荷を交互に非破壊的に検出す
る検出手段を規則的に配置してなるタツプ付電荷
転送素子と、前記各検出手段毎に１対１で対応し
て設けられた第１のスイツチを介し、第１の共通
配線に接続され、かつ前記各検出手段が該検出手
段毎に設けられた電界効果トランジスタのゲート
とそれぞれ接続され、前記電界効果トランジスタ
の各ソース（あるいはドレイン）端を重み係数等
のアナログ信号印加点とし、前記電界効果トラン
ジスタのドレイン（あるいはソース）端が前記検
出手段毎に設けられた全電界効果トランジスタ共
通の第２の共通配線に接続され、該第２の共通配
線が加算回路（あるいは加算器）に接続され、該
加算回路の出力端子が第２および第３のスイツチ
にそれぞれ接続され、該第２および第３のスイツ
チのいずれか一方が記憶回路を介して減算回路の
一方の入力端に接続されていると共に、前記スイ
ツチの他方が直接もしくは記憶回路を介して前記
減算回路の他方の入力端に接続されていることを
特徴とする電荷転送型トランスバーサルフイル
タ。２２種類の電圧信号をクロツク周期毎あるいは
クロツク周期の整数倍毎に交互にサンプルし、該
２種類の電圧信号に対応する２種類の電荷に変換
する入力部と、該２種類の電荷を交互に転送する
多数の転送段を有する転送部を持ち、該電荷転送
部に前記２種類の電荷を交互に非破壊的に検出す
る検出手段を規則的に配置してなるタツプ付電荷
転送素子と、前記各検出手段毎に１対１で対応し
て設けられた第１のスイツチを介し、第１の共通
配線に接続され、かつ前記各検出手段が該検出手
段毎に設けられた電界効果トランジスタのゲート
とそれぞれ接続され、前記電界効果トランジスタ
の各ソース（あるいはドレイン）端を重み係数等
のアナログ信号印加点とし、前記電界効果トラン
ジスタのドレイン（あるいはソース）端が前記検
出手段毎に設けられた全電界効果トランジスタ共
通の第２の共通配線に接続され、該第２の共通配
線が加算回路（あるいは加算器）に接続され、該
加算回路の出力端子が第２および第３のスイツチ
にそれぞれ接続され、該第２および第３のスイツ
チのいずれか一方が記憶回路を介して減算回路の
一方の入力端に接続されていると共に前記スイツ
チの他方が直接もしくは記憶回路を介して前記減
算回路の他方の入力端に接続されていることを特
徴とする電荷転送型トランスバーサルフイルタに
おいて、２種類の電圧信号をクロツク周期毎ある
いはクロツク周期の整数倍毎に交互にサンプリン
グし、該２種類の電圧信号に対応する２種類の電
荷に変換し、該電荷を転送段で交互に転送、遅延
させることにより、２種類の電荷が交互に配列し
た電荷の系列に変換し、転送段中に設けた電荷の
非破壊検出手段で前記電荷が検出される以前に、
前記第１のスイツチの開閉により、検出毎に第１
の共通配線を介してある一定電位にリセツトし、
ついで、浮遊状態にすると共に、該２種類の各電
荷の群を該検出手段により、クロツク周期毎ある
いは該クロツクの整数倍毎に検出すると同時に、
前記加算回路および第２の共通配線を介し、該電
界効果トランジスタのドレイン（あるいはソー
ス）端に一定電位Vdを、ｋ番目のタツプ（ｋ＝
１、２、３、…Ｎ）の電界効果トランジスタのソ
ース（あるいはドレイン）端に前記一定電位Vd
に重畳された電圧信号vdk（ｋ＝１、Ｎ）をそれ
ぞれ印加し、各電荷の検出期間中電圧信号vdkを
一定に保持し、次の電荷の検出期間では電圧信号
vdkを任意に変更するようにし、一方の電荷が検
出されている期間、第３のスイツチを開き、第２
のスイツチを閉じて、該加算回路の出力信号を第
１の記憶回路に保持し、他方の電荷が検出されて
いる期間、第２のスイツチを開き、第３のスイツ
チを閉じて、該加算回路の出力を第２の記憶回路
に保持し、該第１および第２の記憶回路の出力信
号の差を該減算回路で得るか、あるいは前記他方
の電荷が検出されている期間、第２のスイツチを
開き、第３のスイツチを閉じて前記加算回路の出
力を、前記第２の記憶回路を経由しないで、直接
該減算器に印加し、前記加算回路からの出力と前
記第１の記憶回路の出力との差を前記減算器で得
ることを特徴とする電荷転送型トランスバーサル
フイルタの駆動方法。