JPS6112638Y2 - - Google Patents
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- Publication number
- JPS6112638Y2 JPS6112638Y2 JP13863180U JP13863180U JPS6112638Y2 JP S6112638 Y2 JPS6112638 Y2 JP S6112638Y2 JP 13863180 U JP13863180 U JP 13863180U JP 13863180 U JP13863180 U JP 13863180U JP S6112638 Y2 JPS6112638 Y2 JP S6112638Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- gate
- switch
- transistor
- Prior art date
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- Expired
Links
- 230000009977 dual effect Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 8
- 230000003321 amplification Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101150079361 fet5 gene Proteins 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
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- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は電界効果トランジスタ（以下FETと
略称する）を用いた標本保持回路に関する。
略称する）を用いた標本保持回路に関する。
一般に交流入力信号をこれより周波数の高い周
期でサンプリングする回路を標本保持回路と称し
ている。
期でサンプリングする回路を標本保持回路と称し
ている。
現在用いられている標本保持回路は例えば第１
図に示すような構成となつている。すなわち交流
信号源１から出力された信号がスイツチ用FET
２のソース電極に入力されているとき、FET２
のゲート端子３に第２図ａに示す制御パルスが入
力すると、FET２は導通状態になつて、その時
点の入力信号電圧がサンプリングされ、コンデン
サ４に電荷が蓄えられる。このコンデンサ４に電
荷が蓄えられて生じた電圧は緩衝増幅用デユアル
ゲートFET５の一方の第１ゲートＧ１に入力さ
れ、FET５のソース電極が接続された出力端子
６から保持電圧が出力される。ところがスイツチ
用FET２のゲートＧ−ドレイン電極Ｄ間の静電
容量により制御パルスがドレイン電極Ｄ側に漏れ
る。このためスイツチ用FET２の出力側から
は、第２図ａの制御パルスが前記FET２のＧ−
Ｄ間の静電容量とコンデンサ４が有する高抵抗と
により形成される微分等価回路により微分される
ため、第２図ｂに示すスイツチ雑音が発生するこ
とになる。このスイツチ雑音は入力信号が非常に
小さい場合には無視できない値となり、この回路
の後段に接続される増幅器等に影響を与える。
図に示すような構成となつている。すなわち交流
信号源１から出力された信号がスイツチ用FET
２のソース電極に入力されているとき、FET２
のゲート端子３に第２図ａに示す制御パルスが入
力すると、FET２は導通状態になつて、その時
点の入力信号電圧がサンプリングされ、コンデン
サ４に電荷が蓄えられる。このコンデンサ４に電
荷が蓄えられて生じた電圧は緩衝増幅用デユアル
ゲートFET５の一方の第１ゲートＧ１に入力さ
れ、FET５のソース電極が接続された出力端子
６から保持電圧が出力される。ところがスイツチ
用FET２のゲートＧ−ドレイン電極Ｄ間の静電
容量により制御パルスがドレイン電極Ｄ側に漏れ
る。このためスイツチ用FET２の出力側から
は、第２図ａの制御パルスが前記FET２のＧ−
Ｄ間の静電容量とコンデンサ４が有する高抵抗と
により形成される微分等価回路により微分される
ため、第２図ｂに示すスイツチ雑音が発生するこ
とになる。このスイツチ雑音は入力信号が非常に
小さい場合には無視できない値となり、この回路
の後段に接続される増幅器等に影響を与える。
本考案の目的は、この過渡雑音を除去し、信号
対スイツチ雑音の振幅比を大きく確保することに
ある。
対スイツチ雑音の振幅比を大きく確保することに
ある。
本考案は上記の欠点を補なうために、デユアル
ゲートFETの第２ゲートに制御パルスを反転し
てこれを微分した信号波形を加え、FETのソー
スに現われる制御パルスの漏れを打ち消すように
したものである。
ゲートFETの第２ゲートに制御パルスを反転し
てこれを微分した信号波形を加え、FETのソー
スに現われる制御パルスの漏れを打ち消すように
したものである。
本考案の構成について述べると、本考案は、交
流入力信号をサンプリングするスイツチ用電界効
果トランジスタと、このトランジスタの出力によ
り充電されるコンデンサと、前記トランジスタの
出力が一方の第１ゲートに入力されソース電極よ
り出力を得る緩衝増幅用デユアルゲート電界効果
トランジスタとより構成される標本保持回路にお
いて、前記スイツチ用電界効果トランジスタのゲ
ート入力を反転する反転回路と、この反転回路の
出力を微分する微分回路と、この微分回路の出力
を前記緩衝増幅用デユアルゲート電界効果トラン
ジスタの他方の第２ゲートに入力する回路とを具
備した標本保持回路である。
流入力信号をサンプリングするスイツチ用電界効
果トランジスタと、このトランジスタの出力によ
り充電されるコンデンサと、前記トランジスタの
出力が一方の第１ゲートに入力されソース電極よ
り出力を得る緩衝増幅用デユアルゲート電界効果
トランジスタとより構成される標本保持回路にお
いて、前記スイツチ用電界効果トランジスタのゲ
ート入力を反転する反転回路と、この反転回路の
出力を微分する微分回路と、この微分回路の出力
を前記緩衝増幅用デユアルゲート電界効果トラン
ジスタの他方の第２ゲートに入力する回路とを具
備した標本保持回路である。
以下本考案を実施例により図面を参照して説明
する。
する。
第３図は本考案の実施例回路を示す。第３図が
従来の第１図と相違する点ついて述べると、スイ
ツチ用FET２のゲート端子３から分岐して反転
増幅器８と、その後段に微分回路９とを設け、こ
の微分回路９の出力を抵抗１０の両端に生じさ
せ、この出力をデユアルゲートFET５の第２電
極Ｇ２に加えるようにしたことである。
従来の第１図と相違する点ついて述べると、スイ
ツチ用FET２のゲート端子３から分岐して反転
増幅器８と、その後段に微分回路９とを設け、こ
の微分回路９の出力を抵抗１０の両端に生じさ
せ、この出力をデユアルゲートFET５の第２電
極Ｇ２に加えるようにしたことである。
第３図の動作について述べると、スイツチ用
FET２のゲート端子３に第４図ａに示す制御パ
ルスが加えられると、コンデンサ３には従来例の
説明において述べたように第４図ｂに示すスイツ
チ雑音が発生し、これがデユアルゲートFET５
の第１ゲートＧ１に加えられる。一方スイツチ用
FET２のゲート端子３に加えられた制御パルス
は反転増幅器８に加えられ、次いで微分回路９を
通過することにより、抵抗１０の両端には第４図
ｃに示すパルスが発生し、これがデユアルゲート
FET５の第２ゲートＧ２に加えられる。そのた
めデユアルゲートFET５においては、第４図ｂ
に示すスイツチ雑音が前記の第４図ｃに示す反転
パルスにより打ち消され、FET５のソース出力
は第４図ｄに示すようにスイツチ雑音がほとんど
消去された波形となる。
FET２のゲート端子３に第４図ａに示す制御パ
ルスが加えられると、コンデンサ３には従来例の
説明において述べたように第４図ｂに示すスイツ
チ雑音が発生し、これがデユアルゲートFET５
の第１ゲートＧ１に加えられる。一方スイツチ用
FET２のゲート端子３に加えられた制御パルス
は反転増幅器８に加えられ、次いで微分回路９を
通過することにより、抵抗１０の両端には第４図
ｃに示すパルスが発生し、これがデユアルゲート
FET５の第２ゲートＧ２に加えられる。そのた
めデユアルゲートFET５においては、第４図ｂ
に示すスイツチ雑音が前記の第４図ｃに示す反転
パルスにより打ち消され、FET５のソース出力
は第４図ｄに示すようにスイツチ雑音がほとんど
消去された波形となる。
上述のようにして、第３図の回路によれば制御
パルスの漏れの少い回路を実現することができ
る。
パルスの漏れの少い回路を実現することができ
る。
以上に説明したように、本考案によれば、標本
保持回路における信号対スイツチ雑音の振幅比を
大きくとることができ、また本回路の後段に接続
される増幅器の過負荷点を上げる必要がなくなる
等の効果が得られる。
保持回路における信号対スイツチ雑音の振幅比を
大きくとることができ、また本回路の後段に接続
される増幅器の過負荷点を上げる必要がなくなる
等の効果が得られる。
第１図は従来の標本保持回路の一例の回路図、
第２図ａ，ｂはそれぞれ第１図の制御パルスおよ
びスイツチ雑音の波形図、第３図は本考案実施例
のブロツク回路図、第４図ａ，ｂ，ｃ，ｄはそれ
ぞれ第３図の制御パルス、スイツチ雑音、反転微
分パルスおよび出力信号波形図である。なお図面
に使用した符号はそれぞれ以下のものを示す。 １……入力交流信号源、２……スイツチ用
FET、３……制御パルス入力端子、４……コン
デンサ、５……緩衝増幅用デユアルゲート
FET、６……出力端子、７……電流源、８……
反転回路、９……微分回路、１０……抵抗、Ｇ…
…ゲート、Ｇ１……第１ゲート、Ｇ２……第２ゲ
ート、Ｓ……ソース電極、Ｄ……ドレイン電極、
E1，E2，E3……電圧源。
第２図ａ，ｂはそれぞれ第１図の制御パルスおよ
びスイツチ雑音の波形図、第３図は本考案実施例
のブロツク回路図、第４図ａ，ｂ，ｃ，ｄはそれ
ぞれ第３図の制御パルス、スイツチ雑音、反転微
分パルスおよび出力信号波形図である。なお図面
に使用した符号はそれぞれ以下のものを示す。 １……入力交流信号源、２……スイツチ用
FET、３……制御パルス入力端子、４……コン
デンサ、５……緩衝増幅用デユアルゲート
FET、６……出力端子、７……電流源、８……
反転回路、９……微分回路、１０……抵抗、Ｇ…
…ゲート、Ｇ１……第１ゲート、Ｇ２……第２ゲ
ート、Ｓ……ソース電極、Ｄ……ドレイン電極、
E1，E2，E3……電圧源。
Claims (1)
- 交流入力信号をサンプリングするスイツチ用電
界効果トランジスタと、このトランジスタの出力
により充電されるコンデンサと、前記トランジス
タの出力が一方の第１ゲートに入力されソース電
極より出力を得る緩衝増幅用デユアルゲート電界
効果トランジスタとより構成される標本保持回路
において、前記スイツチ用電界効果トランジスタ
のゲート入力を反転する反転回路と、この反転回
路の出力を微分回路と、この微分回路の出力を前
記緩衝増幅用デユアルゲート電界効果トランジス
タの他方の第２ゲートに入力する回路とを具備し
ていることを特徴とする標本保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13863180U JPS6112638Y2 (ja) | 1980-09-29 | 1980-09-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13863180U JPS6112638Y2 (ja) | 1980-09-29 | 1980-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5761698U JPS5761698U (ja) | 1982-04-12 |
| JPS6112638Y2 true JPS6112638Y2 (ja) | 1986-04-19 |
Family
ID=29498648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13863180U Expired JPS6112638Y2 (ja) | 1980-09-29 | 1980-09-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112638Y2 (ja) |
-
1980
- 1980-09-29 JP JP13863180U patent/JPS6112638Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5761698U (ja) | 1982-04-12 |
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