JPH0211173B2 - - Google Patents

Description

請求の範囲 １ サンプルされた入力信号を受け取り且つ入力
信号サンプリング周波数の２倍の周波数でサンプ
ルされる出力信号を発生し入力信号サンプリング
周波数の周りの外来的な出力信号成分を除去する
平滑化フイルタ効果を与える内挿回路において、
反転入力リードと接地接続されている非反転入力
リードと出力リードとを持つた演算増幅器、前記
サンプルした入力信号を受け取るための入力端
子、第１コンデンサと前記第１コンデンサの容量
に対する所定の割合の容量を持つた第２コンデン
サと前記第１コンデンサを前記反転入力リードと
前記入力端子との間に接続させる第１スイツチ手
段と前記第２コンデンサを前記反転入力リードと
前記入力端子との間に接続させる第２スイツチ手
段とを具備しており前記第１及び第２スイツチ手
段が互いに相補的な第１クロツク及び第２クロツ
クによつて制御され且つ前記反転入力リードと前
記入力端子との間に接続されて設けられているス
イツチトキヤパシタ入力回路網、前記入力信号サ
ンプリング周波数の２倍の周波数でサンプルし出
力信号を供給すべく前記入力回路網と協働すべく
前記出力リードと前記反転入力リードとの間に接
続されたフイードバツク手段、を有しており、各
１つおきの出力信号サンプル値は前記入力信号サ
ンプル値に等しく且つ別の各１つおきの出力信号
サンプル値は２つの隣接する入力信号サンプル値
の内挿値に等しいことを特徴とするスイツチトキ
ヤパシタを有する内挿回路。

２ 請求の範囲第１項において、前記入力回路網
の前記第２コンデンサの容量は前記第１コンデン
サの容量の半分の値であることを特徴とする内挿
回路。

３ 請求の範囲第１項において、前記各スイツチ
手段が全て金属−酸化物−シリコン電界効果型
（MOSFET）であつて、その各々が１個のクロ
ツクに接続されたゲート電極を具備することを特
徴とする内挿回路。

４ 請求の範囲第１項において、前記フイードバ
ツク手段が、前記反転入力リードと前記出力リー
ドとの間に接続された第３コンデンサ、前記第２
クロツクにより制御され且つ前記第１コンデンサ
と前記出力リードとの間に接続された第３スイツ
チ手段、第１プレート及び接地接続された第２プ
レートを持つた第４コンデンサ、前記第１クロツ
クにより制御され且つ前記出力リードと前記第４
コンデンサの前記第１プレートとの間に接続され
た第４スイツチ手段、前記第２クロツクにより制
御され且つ前記第４コンデンサの前記第１プレー
トと前記反転入力リードとの間に接続された第５
スイツチ手段、を有することを特徴とする内挿回
路。

５ サンプルした入力信号を受け取り且つ入力信
号サンプリング周波数の２倍の周波数でサンプル
した出力信号を発生し該入力信号サンプリング周
波数の周りの外来的出力信号成分を除去する平滑
化フイルタ効果を与える内挿回路において、 反転入力リードと接地接続した非反転入力リー
ドと出力リードとを持つた演算増幅器； 前記サンプルした入力信号を受け取る入力端
子； 前記入力リードと前記入力端子との間に接続さ
れたスイツチトキヤパシタ入力回路網であつて、
第１及び第２プレートを持つた第１コンデンサ
と、前記第１コンデンサの前記第１プレートを前
記入力端子へ接続させ第１クロツクにより制御さ
れる第１スイツチ手段と、前記第１コンデンサの
前記第２プレートを前記反転入力リードへ接続さ
せ第１クロツクにより制御される第２スイツチ手
段と、前記第１コンデンサの前記第１プレートを
接地接続させ第１クロツクと相補的な第２クロツ
クにより制御される第３スイツチ手段と、前記第
１コンデンサの容量の所定の容量を持つており且
つ第１及び第２プレートを持つた第２コンデンサ
と、第１クロツクによつて制御され且つ前記第２
コンデンサの前記第１プレートと前記入力端子と
の間に接続された第４スイツチ手段と、第２クロ
ツクにより制御され且つ前記第２コンデンサの前
記第１プレートと前記反転入力リードとの間に接
続された第５スイツチ手段と、第２クロツクによ
つて制御され且つ前記第２コンデンサの前記第２
プレートと前記入力端子との間に接続された第６
スイツチ手段と、第１クロツクによつて制御され
且つ前記第２コンデンサの前記第２プレートと接
地との間に接続された第７スイツチ手段と、を具
備するスイツチトキヤパシタ入力回路網； 前記入力信号サンプリング周波数の２倍の周波
数でサンプルし出力信号を供給すべく前記入力回
路網と協働すべく前記出力リードと前記反転入力
リードとの間に接続されたフイードバツク手段； を有しており、各１つおきの出力信号サンプル値
は前記入力信号サンプル値に等しく且つ別の各１
つおきの出力信号サンプル値は２つの隣接する入
力信号サンプル値の内挿値に等しいことを特徴と
するスイツチトキヤパシタを有する内挿回路。

発明の背景 本発明は、サンプルデータ回路に関するもので
あつて、更に詳細には、スイツチトキヤパシタを
有する内挿フイルタに関するものである。

サンプルデータ回路に於いて使用されるタイプ
のスイツチトキヤパシタを有するフイルタに於い
ては、クロツク周波数に於いて出力がサンプルさ
れ且つ保持される。出力信号の周波数スペクトル
は、通常、サンプリング周波数の倍数の周辺に於
いて何らかの外来的成分を有している。平滑な出
力を得るためには、これらの外来的成分を抑圧せ
ねばならない。従来は、上述したような好ましく
ない成分を除去する為に、スイツチトキヤパシタ
を有するフイルタと共にオフチツプのアナログ平
滑化フイルタを使用していた。しかしながら、こ
のような構成に於いては回路全体に対して著しく
複雑さを増加させると共に寸法を増大させ、且つ
その他の欠点を導入するものであつた。この様な
問題に対する別のアプローチとしては、主フイル
タに対するサンプリング率を実質的に増加させる
ことであつた。しかしながらこの方法ではコンデ
ンサ比の広がりを比較的大きなものとして、従つ
てフイルタに対して一層大きなシリコン面積を必
要とした。

従つて、本発明の目的とする所は、従来の構成
に於ける様な欠点を生ずることなしに不必要な周
波数成分の問題を解決したスイツチトキヤパシタ
を有する内挿フイルタを提供することである。

本発明の別の目的とする所は、フイルタのクロ
ツク周波数の２倍の周波数でサンプルされ保持さ
れる出力信号を発生可能であると共にサンプリン
グ率の半分の周波数でクロツク動作されるフイル
タと同じコンデンサ比の広がりを維持することの
可能なスイツチトキヤパシタを有する内挿フイル
タを提供することである。

発明の簡単な要約 本発明によれば、スイツチトキヤパシタを有す
るフイルタからサンプルされ保持された信号を２
倍のサンプリング率を有するサンプルされ保持さ
れた信号に変換し、出力に対して平滑化機能を与
えることの可能な内挿回路が提供される。要する
に、本回路は、線型内挿によつて、信号スペクト
ルの第２レプリカ（クロツク周波数f_Cの周辺に於
ける）を除去し、その入力信号の２つの隣接する
ステツプの間に中間値を導入するものである。大
略、本回路は通常のサンプル速度でフイルタから
サンプルされ保持された入力信号を受け取るスイ
ツチ動作されるコンデンサを有する回路網に非反
転（−）入力端を有する演算増幅器を具備してい
る。前記回路網は、２つの交番クロツクフエーズ
で操作されるスイツチによつて制御され且つ入力
信号からの電荷の保持及び所望の加算機能を与え
るべく接続された２つの別個のコンデンサを有し
ている。付加的なコンデンサを有するフイードバ
ツクリード線が、演算増幅器の出力端とその非反
転入力端の間に接続されている。本回路は、等し
い交番クロツクサイクルで動作された場合に、ク
ロツク周波数の２倍の周波数でサンプルされ保持
された場合の出力を発生することによつて所望の
平滑化効果を与えるものである。

【図面の簡単な説明】

第１図は、本発明によるスイツチトキヤパシタ
を有する内挿回路の回路図である。

第１ａ図は、第１図の回路に使用されるクロツ
クのタイミング線図である。

第２図は第１図の回路に対する典型的な入力電
圧及び出力電圧の対比を示した線図である。

実施例の詳細な説明 図面に関し説明すると、第１図は本発明に基づ
くスイツチトキヤパシタを有する内挿フイルタを
示した回路図である。コーダーデコーダ
（codec）の様な典型的なデジタル信号処理装置
に於いては、この様な内挿回路はクロツク周波数
でサンプルされ保持されるスイツチトキヤパシタ
を有するフイルタ（不図示）の出力端に接続され
る。この様な出力信号（回路に於いてVinで示し
てある）の周波数スペクトルは、通常、サンプリ
ング周波数の倍数の周りに於いて外来的成分を有
しており、この様な内挿フイルタは平滑な出力を
与える為にサンプリング周波数の周辺に於けるこ
れら成分を抑圧乃至は除去すべく機能せねばなら
ない。

図示した如く、入力信号Vinは、リード線１２
を介して第１スイツチ１４のソース／ドレイン端
子に供給される。スイツチ１４は、好適には、金
属−酸化物−シリコン電界効果型トランジスタ
（MOSFET）である。この同じVin入力信号は、
更に、リード線１６を介して第2MOSFETスイ
ツチ１８のソース／ドレイン端子に供給され、且
つリード線２０を介して第3MOSFETスイツチ
２２の１端子に供給される。

MOSFETスイツチ１４の他方の端子は接続部
２４に接続され、そのゲートはフエーズ１（φ₁）
クロツクに接続されている。接続部２４はリード
線２６を介してMOSFET２８の一方のソース／
ドレイン端子に接続されており、スイツチ２８の
他方の端子は接地接続され、又そのゲートはクロ
ツクフエーズ２（φ₂）に接続されている。接続部
２４は又コンデンサ３０の一端側に接続されてお
り、該コンデンサ３０の他端側はリード線３２を
介してMOSFETスイツチ３４の一方のソース／
ドレイン端子に接続され、該スイツチ３４の他方
の端子はリード線３６を介して演算増幅器３８の
負入力端子に接続されている。この演算増幅器の
正入力端は接地接続されている。

MOSFETスイツチ１８の２番目の端子は接続
部４０に接続されており、MOSFETスイツチ２
２の２番目の端子は接続部４２に接続されてい
る。これらの接続部はコンデンサ４４の反対側に
接続されており、該コンデンサの容量値はコンデ
ンサ３０の半分である。

接続部４０は又MOSFETスイツチ４６の一方
のソース／ドレイン端子に接続されており、スイ
ツチ４６の他方の端子は接続部４８に接続されて
いる。接続部４２は又MOSFETスイツチ５０の
一方のソース／ドレイン端子に接続されており、
スイツチ５０の他方の端子は接地接続されてい
る。

演算増幅器３８からの出力（Vo）は接続部５
４を有するリード線５２に供給される。接続部５
４から延在してフイードバツクリード線５６が設
けられておりMOSFETスイツチ５８の一方のソ
ース／ドレイン端子に接続されている。スイツチ
５８のゲートはフエーズ２（φ₂）クロツクに接続
されている。スイツチ５８の他方の端子はリード
線６０によつてコンデンサ３０とスイツチ２４と
の間のリード線３２に接続されている。リード線
５６とリード線３６との間に接続されてコンデン
サ６４を有するフイードバツクリード線６２が設
けられており、コンデンサ６４も又出力信号Vo
を受け取る。

別のフイードバツクリード線６６が接続部５４
から延在してMOSFETスイツチ６８の一方のソ
ース／ドレイン端子に接続されており、スイツチ
６８の他方の端子はリード線７０を介して別の
MOSFETスイツチ７２のソース／ドレイン端子
に接続されている。スイツチ６８と７２とは夫々
のゲートをフエーズ１（φ₁）クロツク及びフエー
ズ２（φ₂）クロツクに接続している。スイツチ７
２の他方の端子は接続部４８に接続されており、
接続部４８は帰還リード線７４を介して入力リー
ド線３６に接続されている。スイツチ６８と７２
との間に於けるリード線７０から延在してリード
線７６が設けられており、該リード線７６はコン
デンサ７８の一端側に接続されており、コンデン
サ７８の他端側は接地接続されている。

本発明回路の動作について説明すると、スイツ
チトキヤパシタを有するフイルタから受け取られ
た場合の様にサンプルされ且つ保持された入力
（Vin）はリード線１２，１６，２０に夫々同時
に供給される。クロツクフエーズ１（φ₁）に於い
て、この入力はスイツチ１４及びコンデンサ３０
を介すると共にスイツチ１８を介してコンデンサ
４４に供給される。又、クロツクフエーズ１
（φ₁）に於いて、演算増幅器３８からの出力Voは
入力電圧と同じ値を有しコンデンサ７８上に充電
される。次いで、クロツクフエーズ２（φ₂）に於
いて、スイツチ７２が閉成し、コンデンサ７８上
の電荷がフイードバツクコンデンサ６４に蓄積さ
れる。これにより事実上コンデンサ６４上の電圧
を相殺する。同時に、コンデンサ４４の下側のプ
レートが新しい次のサンプル入力Vinに接続さ
れ、一方上側プレートがスイツチ４６を介して演
算増幅器３８の負入力端に接続されるので、電荷
はコンデンサ６４上で積分されることとなる。即
ち、コンデンサ６４上の電荷は従前の入力電圧の
値と現在の値との和に等くなる。

本発明回路の平滑化機能は第２図に示されてお
り、そこに於いては逐次的なクロツクサイクルに
対し同時的な入力電圧と出力電圧との対比を示し
ている。図示した如く、出力電圧Voは、入力電
圧の従前の値から現在の値へ完全にジヤンプして
しまう代りにそれの半分の大きさのジヤンプを有
している。フエーズ２クロツク（φ₂）がオンの
場合には、スイツチ５８及び２８を介して出力電
圧の値がコンデンサ３０に充電される。さて、フ
エーズ２がオフになりフエーズ１が再びオンにな
ると、コンデンサ３０の下側プレートが入力電圧
に接続され、その電荷がコンデンサ６４によつて
積分される。従つて、コンデンサ３０の上側プレ
ートに於ける電荷は出力電圧の従前の値に等しい
ものであつたがコンデンサ６４上の電圧を相殺
し、フエーズ１の後の出力電圧は入力電圧と等し
くなる。第２図に示した如く、実際上何が起こる
かと言うことは、フエーズ１ごとに繰り返される
“段階”80を有する入力電圧が供給されると、出
力電圧は２倍の段階数を有する“段階”82を有し
段階上出力の高さは段階上入力の対応する高さの
半分になるということである。

第２図に示した波形に対する定義を適用して、
ｔ＝nT（尚、ｔ＝時間、ｎ＝サンプル数、Ｔ＝サ
ンプリング周期）に於ける入力−出力関係は、
Vo（nT）＝−0.5［Vin（nT）＋Vin（nT−Ｔ）］で表
わされる。ここで第２図から明らかなことである
が、Vin（nT−Ｔ／２）＝Vin（nT−Ｔ）という関
係を使用している。ｔ＝nT＋Ｔ／２に於いて、
Vin（nT＋Ｔ／２）＝Vin（nT）が成立するので、
Vo（nT＋Ｔ／２）＝−Vin（nT）となる。

従つて、nT−Ｔ／２、nT＋Ｔ／２等における
各１つおきの出力信号サンプル値は、入力信号サ
ンプル値に等しくなつており、且つnT等に、お
ける別の１つおきの出力信号サンプル値は、２つ
の隣接する入力信号サンプル値Ｖ（nT−Ｔ）及び
Ｖ（nT）の内挿値、即ち0.5［Ｖ（nT−Ｔ）＋Ｖ
（nT）］となつている。

第２図に示す如く、所望の入力／出力関係が得
られ第１図の回路をサンプリング率倍加フイルタ
として使用することが可能であることがわかる。

本発明が関する技術分野に於ける当業者等に取
つて、構成に於ける種々の変更及び本発明の著し
く異なつた実施例及び適用に関しては本発明の精
神及び範囲から逸脱することなしに想到可能なも
のである。本明細書に於ける開示及び記載は単に
例示的なものであつて、何等限定的な意図をもつ
てなされたものではない。