JPS583071A - アナログ信号乗算回路 - Google Patents
アナログ信号乗算回路Info
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- JPS583071A JPS583071A JP10193481A JP10193481A JPS583071A JP S583071 A JPS583071 A JP S583071A JP 10193481 A JP10193481 A JP 10193481A JP 10193481 A JP10193481 A JP 10193481A JP S583071 A JPS583071 A JP S583071A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積化が容易なアナログ信号の４象限半導体乗
算回路に関する。
算回路に関する。
アナログ電気信号を効果的Ｋ１４理する場合、複数儒の
アナログ信号を互いに、たし合わせる加算回路、一方の
アナログ信号から他方のアナログ信号を滅する減算回路
、２個のアナログ信号を互いＫかけ算する乗算回路等の
演算回路が必要である。
アナログ信号を互いに、たし合わせる加算回路、一方の
アナログ信号から他方のアナログ信号を滅する減算回路
、２個のアナログ信号を互いＫかけ算する乗算回路等の
演算回路が必要である。
従来の４象謳アナリグ信号乗算回路（以後、従来の乗算
回路と呼ぶ）は特性が等し−か、あるいは亙％／ｈＫｆ
ｉめて近い２個の電界効果シランジスタ（以後ＦＩＴ°
と呼ぶ）、抵抗と演算増幅器Ｃ以後ＱＰ ａｍｐと呼ぶ
）より成る電流／電圧変換回路Ｃ以後し■変換回路と呼
ぶ）が２個、抵抗とＯＦ ａｘａｐより威為減算−路よ
如構成されていた・ところが該従来の乗算−路あるいは
該従来の乗算回路と他の回路を１個の半導体チップ上に
集積化する場合以下に述べる多大な不都合な結果を生じ
、高書度Ｏ集稜化が全く不可能でありた。この！ｌ由は
多数の抵抗をチップ上に形成するために生ずる。従来の
乗算回路においては点をあげる。
回路と呼ぶ）は特性が等し−か、あるいは亙％／ｈＫｆ
ｉめて近い２個の電界効果シランジスタ（以後ＦＩＴ°
と呼ぶ）、抵抗と演算増幅器Ｃ以後ＱＰ ａｍｐと呼ぶ
）より成る電流／電圧変換回路Ｃ以後し■変換回路と呼
ぶ）が２個、抵抗とＯＦ ａｘａｐより威為減算−路よ
如構成されていた・ところが該従来の乗算−路あるいは
該従来の乗算回路と他の回路を１個の半導体チップ上に
集積化する場合以下に述べる多大な不都合な結果を生じ
、高書度Ｏ集稜化が全く不可能でありた。この！ｌ由は
多数の抵抗をチップ上に形成するために生ずる。従来の
乗算回路においては点をあげる。
（υ 集積化抵抗の比抵抗が極めて小さい０従って所Ｉ
ＩＯ抵抗値を得るために、極めて大きな面積が必要とな
プ、高密度の集積化ができない。
ＩＯ抵抗値を得るために、極めて大きな面積が必要とな
プ、高密度の集積化ができない。
（り チップ内、チップ間、ウェハー間、ロフト間にお
ける比抵抗値のばらつきが大きい。この結果デバイス間
に多大な特性のばらつきが生ずる〇（ｊ 抵抗の消費電
力が大き−ため、チップの総消費電力およびチップの温
度上昇が極めて大きい。
ける比抵抗値のばらつきが大きい。この結果デバイス間
に多大な特性のばらつきが生ずる〇（ｊ 抵抗の消費電
力が大き−ため、チップの総消費電力およびチップの温
度上昇が極めて大きい。
（４）比抵抗値は電圧と非線形の関係にある必ら乗算結
果に大きな談差を伴なうばかりか、非線形歪をも生ずる
６等の問題点があった。
果に大きな談差を伴なうばかりか、非線形歪をも生ずる
６等の問題点があった。
本発明の目的は、上述した従来の乗算回路の欠点を解消
すべく、−切の抵抗な餘来し、精度の向上と高密度化を
図ることが可能なアナログ信号乗算回路を提供すること
Ｋある。
すべく、−切の抵抗な餘来し、精度の向上と高密度化を
図ることが可能なアナログ信号乗算回路を提供すること
Ｋある。
本発明の乗算回路はＦＩＴ 、積分回路、スイーコンデ
ン量あるいは静電容量（以後、単に容量と呼ぶ）等で構
成され、抵抗を一切使用しない泰ら前記した従来の乗算
回路の欠点を全て除去する上集穣度の高密度化に最適で
ある。
ン量あるいは静電容量（以後、単に容量と呼ぶ）等で構
成され、抵抗を一切使用しない泰ら前記した従来の乗算
回路の欠点を全て除去する上集穣度の高密度化に最適で
ある。
亨発明によれ幌、ドレインＣたはソーぢ一瓦一に接続さ
れたＪｌｌの電界効Ｓ）ランジスタ（以後ＦｇＴと呼Ｊ
：）と第２０ ＦＩＩＴを備え、演算増−−静電客量Ｃ
コンデン−１−）、スイッチより成９、譲館ｌのＦＩＩ
Ｔに流れるドレイン電流を積分し、電圧に変換する第１
の積分回路、該第１の積分回路と同一構成で、かつ該第
２のＦＩＴに流れるドレイン電流を積分し、電圧に変換
する１Ｍ２の積分回路および少なくとも１個以上のスイ
ッチとコンデンサよ！ｔ＆！Ｉ、該第１の積分回路の出
力信号と該第２の積分回路の出力信号の差を得る減算回
路よ〕構成され、該１１１１の１社のソースひたはドレ
イゆ１ＩＩＩ第１の積分回路の入力、該第２のＦＢＴの
ソース葎たはドレイりと鋏ＩＩ２の積分回路の入力、該
層１の積分回路の出力と該減算回路の一方の入力、該１
１１２の積分回路の出力と該減算回路の他方の入力を、
それぞれ接続したことを特徴とするアナログ信号乗算回
路が得られる・ さらに１本発明によれば、ドレインまたはソースが互い
Ｋ１１ｌされた第１の電界効果トランジスタ（以後ＰＥ
Ｔと呼ぶ）と第２０ＦＥＴを備え、演ｓ増ｍ器、静電容
量Ｃコンデンサ）、スイッチより成）、該第１ＯＦＥＴ
に流れるドレイン電流を積分し、電圧に変換する第１の
積分回路、該１１［の積分回路と同一構成で、かっ該第
２のＩＰＥＴＫ＠１．れるドレイン電流を積分し、′電
圧に変換するｔＩｌｉ２の積分回路、少なくとも１個以
上のスイッチとコンデンサより成り、該！１１の積分回
路の出力信号と該ｆａ２の積分回路の出力信号の差を得
る威′ｓ回路およびバッフ７回路より１１１威され、該
ＩＭｌのＰＥＴのソースまたはドレインと該ｍｌの積分
回路の入力、該＄１２のＦＥＴのソース（たはドレイ９
と譲籐２の積分回路の人力、＃１ＩＩＩｌの積分−路の
出力と該減算回路の一方の入力、′ａ嬉２の積分１路の
出力と該減算回路の他方の人力、該減算回路の出力と該
バッフ１の入力を、それぞれ接続したことを特徴とする
アナログ信号乗算回路が得られる・以下、図面を用−て
詳１１’＆説明を行なう。
れたＪｌｌの電界効Ｓ）ランジスタ（以後ＦｇＴと呼Ｊ
：）と第２０ ＦＩＩＴを備え、演算増−−静電客量Ｃ
コンデン−１−）、スイッチより成９、譲館ｌのＦＩＩ
Ｔに流れるドレイン電流を積分し、電圧に変換する第１
の積分回路、該第１の積分回路と同一構成で、かつ該第
２のＦＩＴに流れるドレイン電流を積分し、電圧に変換
する１Ｍ２の積分回路および少なくとも１個以上のスイ
ッチとコンデンサよ！ｔ＆！Ｉ、該第１の積分回路の出
力信号と該第２の積分回路の出力信号の差を得る減算回
路よ〕構成され、該１１１１の１社のソースひたはドレ
イゆ１ＩＩＩ第１の積分回路の入力、該第２のＦＢＴの
ソース葎たはドレイりと鋏ＩＩ２の積分回路の入力、該
層１の積分回路の出力と該減算回路の一方の入力、該１
１１２の積分回路の出力と該減算回路の他方の入力を、
それぞれ接続したことを特徴とするアナログ信号乗算回
路が得られる・ さらに１本発明によれば、ドレインまたはソースが互い
Ｋ１１ｌされた第１の電界効果トランジスタ（以後ＰＥ
Ｔと呼ぶ）と第２０ＦＥＴを備え、演ｓ増ｍ器、静電容
量Ｃコンデンサ）、スイッチより成）、該第１ＯＦＥＴ
に流れるドレイン電流を積分し、電圧に変換する第１の
積分回路、該１１［の積分回路と同一構成で、かっ該第
２のＩＰＥＴＫ＠１．れるドレイン電流を積分し、′電
圧に変換するｔＩｌｉ２の積分回路、少なくとも１個以
上のスイッチとコンデンサより成り、該！１１の積分回
路の出力信号と該ｆａ２の積分回路の出力信号の差を得
る威′ｓ回路およびバッフ７回路より１１１威され、該
ＩＭｌのＰＥＴのソースまたはドレインと該ｍｌの積分
回路の入力、該＄１２のＦＥＴのソース（たはドレイ９
と譲籐２の積分回路の人力、＃１ＩＩＩｌの積分−路の
出力と該減算回路の一方の入力、′ａ嬉２の積分１路の
出力と該減算回路の他方の人力、該減算回路の出力と該
バッフ１の入力を、それぞれ接続したことを特徴とする
アナログ信号乗算回路が得られる・以下、図面を用−て
詳１１’＆説明を行なう。
第１図は、従来の乗算回路を示し、１，２は電気的特性
が、互いに全く等しいがあるいは極めて近いＭＯ８ｔａ
ｉｌｏ ＦＢ’Ｔ！ （以１１Ｍ０ｓＴ ト呼、ｇ ）
、 ３ ハ０Ｐｙａｐ ４と抵抗５より成るｔ！Ｉｌ
のし■変換回路、６はＯＰ ａｍｐ ７と抵抗８より成
る第２のし■変換回路％９はＯＦ ａｍｐ １（？と抵
抗！１．１２．１３．１４より成る減算回路、１５は出
力端子、２１，２λ２３，２４は信号電圧あるいはバイ
アス電圧を印加する端子である。
が、互いに全く等しいがあるいは極めて近いＭＯ８ｔａ
ｉｌｏ ＦＢ’Ｔ！ （以１１Ｍ０ｓＴ ト呼、ｇ ）
、 ３ ハ０Ｐｙａｐ ４と抵抗５より成るｔ！Ｉｌ
のし■変換回路、６はＯＰ ａｍｐ ７と抵抗８より成
る第２のし■変換回路％９はＯＦ ａｍｐ １（？と抵
抗！１．１２．１３．１４より成る減算回路、１５は出
力端子、２１，２λ２３，２４は信号電圧あるいはバイ
アス電圧を印加する端子である。
今、端子２１よ抄ＭＯ８Ｔ１０ゲーＦへ直流電圧ＶＧに
重畳された第１のアナログ信号電圧マｇ、即ち、ＶＧ＋
マｇが、端子２２よりＭＯ８Ｔ ２のゲートへ該直流電
圧Ｖ２Ｏ番が、それぞれ印加されて−るとする・また、
端子２３よりＭＯ８Ｔ１およびＭＯ８Ｔ２の一方の拡散
層、例えばドレインへ直流電圧■に重畳された第２のア
ナ冑ダ信号ｖｄ、即ち、■耳マｄが、端子２４へ該直流
電圧ＶＤが、それぞれ印加されてψるとする。なお、該
端子２１．２２，２３，２４への該印加電圧の値は１．
該ＭＯ８’Ｉ’ｌおよびＭＯ８’ｌ’２が−ずれも３極
管領域で動作する範囲内とする。
重畳された第１のアナログ信号電圧マｇ、即ち、ＶＧ＋
マｇが、端子２２よりＭＯ８Ｔ ２のゲートへ該直流電
圧Ｖ２Ｏ番が、それぞれ印加されて−るとする・また、
端子２３よりＭＯ８Ｔ１およびＭＯ８Ｔ２の一方の拡散
層、例えばドレインへ直流電圧■に重畳された第２のア
ナ冑ダ信号ｖｄ、即ち、■耳マｄが、端子２４へ該直流
電圧ＶＤが、それぞれ印加されてψるとする。なお、該
端子２１．２２，２３，２４への該印加電圧の値は１．
該ＭＯ８’Ｉ’ｌおよびＭＯ８’ｌ’２が−ずれも３極
管領域で動作する範囲内とする。
マｇおよびマｄは、正および負のいずれの値でもかまわ
ない。以下では一例として該ＭＯ８Ｔ１おＸびＭＯ８’
ｌ’２がｎチャネルのＭＯ８Ｔと仮定して、該従来の乗
算回路が乗算機能を達成することを説明する。
ない。以下では一例として該ＭＯ８Ｔ１おＸびＭＯ８’
ｌ’２がｎチャネルのＭＯ８Ｔと仮定して、該従来の乗
算回路が乗算機能を達成することを説明する。
今、該マｄが正の時、該ｖｇの符号に関係なく、ＭＯ８
Ｔｌのドレイン電ｆｉＩＰおよびＭＯ８’ｒ２のドレイ
ン電流ＩＮは、それぞれ矢印２０１および矢印２０２の
方向に流れ、その値はそれぞれ、 ＩＰ−Ｂ（ＶＯ＋ｖｇ−ＶＤ−ｖＶ２−ＶＴ） ｖｄ
（１）ＩＮ−Ｂ（ＶＧ−Ｖｌμｖｔ／２−
ＶＴ） ｖｄ （２）で与えられる。
Ｔｌのドレイン電ｆｉＩＰおよびＭＯ８’ｒ２のドレイ
ン電流ＩＮは、それぞれ矢印２０１および矢印２０２の
方向に流れ、その値はそれぞれ、 ＩＰ−Ｂ（ＶＯ＋ｖｇ−ＶＤ−ｖＶ２−ＶＴ） ｖｄ
（１）ＩＮ−Ｂ（ＶＧ−Ｖｌμｖｔ／２−
ＶＴ） ｖｄ （２）で与えられる。
ここでＢは該ＭＯ８Ｔｌあるいは、ＭＯ８Ｔ２０個有な
特性定数、ＶＴは該ＭＯ８’ｒｔおよびＭＯ８Ｔ２の閾
値電圧である。該電流ＩＰおよびＩＮは、それぞれ該抵
抗５および該抵抗８に流れる。
特性定数、ＶＴは該ＭＯ８’ｒｔおよびＭＯ８Ｔ２の閾
値電圧である。該電流ＩＰおよびＩＮは、それぞれ該抵
抗５および該抵抗８に流れる。
従うて、骸第１のＩ／Ｖ変換回路３の出力電圧社、端子
、４へ。印加、正６より該抵−５３生ず、電圧降下の値
を引いた値となる。同様に該１１２のνＮ変１１回路６
の出力零圧は該直流電圧和よシ該抵抗１に生ずる電圧降
下の鍍を釘いた値となる。
、４へ。印加、正６より該抵−５３生ず、電圧降下の値
を引いた値となる。同様に該１１２のνＮ変１１回路６
の出力零圧は該直流電圧和よシ該抵抗１に生ずる電圧降
下の鍍を釘いた値となる。
即ち、＃Ｉｉ嬉１（＄１２）のｆ変換−路は蒙ｌｌ１（
嬉２）のＭＯ８Ｔに流れるドレイン電流ＩＰ（ＩＮ）を
該抵抗５０Ｂ）の両端に生ずる電圧に変換し、該抵抗５
（８）の抵抗値を比例定数とする電流／電圧変換の働き
をする。該減算回路９は、該、第１および該第２のＶ変
換−路、即ち、３および６の出力信号の差を演算し、減
算結果を端子“１５に生ずる。
嬉２）のＭＯ８Ｔに流れるドレイン電流ＩＰ（ＩＮ）を
該抵抗５０Ｂ）の両端に生ずる電圧に変換し、該抵抗５
（８）の抵抗値を比例定数とする電流／電圧変換の働き
をする。該減算回路９は、該、第１および該第２のＶ変
換−路、即ち、３および６の出力信号の差を演算し、減
算結果を端子“１５に生ずる。
該減算結果は前記第１および第２のアナログ信号即ち、
ｖｇおよびマａＯ［に比例し、比例定数は前記特性定数
Ｂおよび抵抗５．８．１１．１２．１３．１４の抵抗値
で与えられる。以上、該マｄが正の場合について述べた
。同様１ｃｉｌｌｖｄが負の場合も、該ｖｇの符号に関
係な（、端子１５より得られる出力信号は、該ｖｇの檀
に比例する。
ｖｇおよびマａＯ［に比例し、比例定数は前記特性定数
Ｂおよび抵抗５．８．１１．１２．１３．１４の抵抗値
で与えられる。以上、該マｄが正の場合について述べた
。同様１ｃｉｌｌｖｄが負の場合も、該ｖｇの符号に関
係な（、端子１５より得られる出力信号は、該ｖｇの檀
に比例する。
次に従来の乗算回路を集積化した場合、該乗算回路の総
面積と抵抗の占める面積を見積ることにする。ｌＩＩ！
閾値電圧■が、＠−４Ｖ、チャネル幅が２ＱＱＪＩ１ｍ
１ｍ、ゲート長が１０７ｍであるｎチャネルのＭＯ８Ｔ
を譲ＭＯ８Ｔｌ、および２に用いるとすれｄ零ぽルシと
する。従って、該抵抗５，８，１１，１λｌλ１４０抵
抗値を、いずれもＩＯＫΩとすれば、端子１５Ｄ出力信
号は約ＩＶとなる。比抵抗１Ｏ００の拡散層を用いてＩ
ＯＫΩの抵抗を実現すると、幅はｌＱＪｍ長さは１ｍと
なる。通常このような抵抗線、抵抗量にギャップを設け
た折曲げ構造とする。
面積と抵抗の占める面積を見積ることにする。ｌＩＩ！
閾値電圧■が、＠−４Ｖ、チャネル幅が２ＱＱＪＩ１ｍ
１ｍ、ゲート長が１０７ｍであるｎチャネルのＭＯ８Ｔ
を譲ＭＯ８Ｔｌ、および２に用いるとすれｄ零ぽルシと
する。従って、該抵抗５，８，１１，１λｌλ１４０抵
抗値を、いずれもＩＯＫΩとすれば、端子１５Ｄ出力信
号は約ＩＶとなる。比抵抗１Ｏ００の拡散層を用いてＩ
ＯＫΩの抵抗を実現すると、幅はｌＱＪｍ長さは１ｍと
なる。通常このような抵抗線、抵抗量にギャップを設け
た折曲げ構造とする。
今該ギャップを１０ｊ１ｍとすると、ＩＯＫΩの抵抗を
実現するために必要な面積は２Ｘ１Ｇ”μ♂となる。
実現するために必要な面積は２Ｘ１Ｇ”μ♂となる。
従って、６個Ｏ譲抵抗翫亀１１．１λｌλ１４の総面積
は１、２ Ｘ １０＠μｍ”となる。一方１９１００Ｐ
ａｍｐは約ｔ、５ｘｔｃｒｉｌｉ度で実現カ可ｍ’ｔ
’＆るＴｈ＆、３儂のＯＦ ｍｉｐ ４７．１６０總面
積は４１Ｘ１Ｇ−♂である。
は１、２ Ｘ １０＠μｍ”となる。一方１９１００Ｐ
ａｍｐは約ｔ、５ｘｔｃｒｉｌｉ度で実現カ可ｍ’ｔ
’＆るＴｈ＆、３儂のＯＦ ｍｉｐ ４７．１６０總面
積は４１Ｘ１Ｇ−♂である。
ｄｕ］従来の乗算回路の總画穂（約１．６８Ｘ１０ ｓ
ｗ＊ ）ｋ対する誼抵抗の占める面積の割）合一は＃７
２−にも１ｍ、高密度集積化ＫＩＥめて不利であること
がわかる。
ｗ＊ ）ｋ対する誼抵抗の占める面積の割）合一は＃７
２−にも１ｍ、高密度集積化ＫＩＥめて不利であること
がわかる。
ｇ３閣は本発明の４象限アナリダ信号乗算回路Ｃ以後、
本発明の乗算回路と呼ぶ）の具体的１に！ｉｉＩ路構虞
の一例である。１．２は電気的特性が互−に全く等し１
／Ａか、あるいは験電気的特性が互いに＠めて近いＭＯ
８Ｔである。２１．２λ黙スは、それぞれ１１１１、嬉
λ １Ｍ３．第４の信号源に持続される端子、２０１お
よび２０２は、それぞれドレイン電流ＩＰおよびＩＮの
方向である。３０は＄１１のＯＦ ＡｏＩｐ ３１１１
１のコンデンサあるいは静電容量（以後単に容量と呼ぶ
）３２および第１０Ｍ０８Ｔスイ、チ３３よ如成るｌｌ
ｌ０積分回路、３４および３５は、それぞれ該第１０穂
分回路３００Å力および出力端子、菖は嬉１の電圧パル
ス源に接続される端子である◎４０は８１２のＯＦ ｍ
ｐ ４１．第２の容量４λ嬉２のＭＯ８ｉスイッチ４３
より成る１１２の積分回路、４４および４ｓは、それぞ
れ該第２の積分回路４００人力および出力端子である・
５０は１１３の容量５１および嬉亀 第４ｆＩＭ翫 菖
６１ＤＭＯ８Ｔスイッチ５Ｌ艮５４．５６よ勢威る減算
囲路、６１は第２の電圧パルス源に接続される端子、６
２は第３の電圧パルス源に接ＩＩされる端子、ｌ！＆６
４は該＄３の容量５１０両端の端子、６翫憾釘、鵠は、
それぞれ該減算回路５０該減算−路５０のバッファ回路
、７１および７２はそれぞれ族バッファ回路の入力およ
び出力端子である。なお、ここでは該バッフ７回路７０
を、−例トシて、ＯＦ ａｍｐ ７３を用いたボルテー
ジホロア構成を示している。
本発明の乗算回路と呼ぶ）の具体的１に！ｉｉＩ路構虞
の一例である。１．２は電気的特性が互−に全く等し１
／Ａか、あるいは験電気的特性が互いに＠めて近いＭＯ
８Ｔである。２１．２λ黙スは、それぞれ１１１１、嬉
λ １Ｍ３．第４の信号源に持続される端子、２０１お
よび２０２は、それぞれドレイン電流ＩＰおよびＩＮの
方向である。３０は＄１１のＯＦ ＡｏＩｐ ３１１１
１のコンデンサあるいは静電容量（以後単に容量と呼ぶ
）３２および第１０Ｍ０８Ｔスイ、チ３３よ如成るｌｌ
ｌ０積分回路、３４および３５は、それぞれ該第１０穂
分回路３００Å力および出力端子、菖は嬉１の電圧パル
ス源に接続される端子である◎４０は８１２のＯＦ ｍ
ｐ ４１．第２の容量４λ嬉２のＭＯ８ｉスイッチ４３
より成る１１２の積分回路、４４および４ｓは、それぞ
れ該第２の積分回路４００人力および出力端子である・
５０は１１３の容量５１および嬉亀 第４ｆＩＭ翫 菖
６１ＤＭＯ８Ｔスイッチ５Ｌ艮５４．５６よ勢威る減算
囲路、６１は第２の電圧パルス源に接続される端子、６
２は第３の電圧パルス源に接ＩＩされる端子、ｌ！＆６
４は該＄３の容量５１０両端の端子、６翫憾釘、鵠は、
それぞれ該減算回路５０該減算−路５０のバッファ回路
、７１および７２はそれぞれ族バッファ回路の入力およ
び出力端子である。なお、ここでは該バッフ７回路７０
を、−例トシて、ＯＦ ａｍｐ ７３を用いたボルテー
ジホロア構成を示している。
第３図は第２図に示した該端子２１．２３．３６，６１
．６２への印加電圧、および端子３５あるーは４５の電
位を示したものである。なお、横軸は時間軸である。
．６２への印加電圧、および端子３５あるーは４５の電
位を示したものである。なお、横軸は時間軸である。
１０１は直流電圧ＶＧに重畳され＆１１１のアナログ信
号電圧マｇ、即ち、■Ｇ＋マｇで端子２１へ印加される
６１０２は直流電圧■に重畳された１１２のアナ四グ信
号電圧Ｖｄ＠Ｅち、Ｄ＋マｄで、端子２３へ印加される
。なお、図示しないが、該直流電圧ＶＧおよび該直流電
圧ＶＤも、それぞれ該端子２２および２４へ印加される
。１０３は該端子３６へ印加される周期的な第１の電圧
パルスである。該ａｌｌの電圧パルス１０３が高レベル
にある期間、鋏１１ｉ’ｌ、１１２のＭＯ８Ｔスイッチ
３λ４３は導通状態となるから該Ｉ１１．第２の容量３
λ４２は短終される。
号電圧マｇ、即ち、■Ｇ＋マｇで端子２１へ印加される
６１０２は直流電圧■に重畳された１１２のアナ四グ信
号電圧Ｖｄ＠Ｅち、Ｄ＋マｄで、端子２３へ印加される
。なお、図示しないが、該直流電圧ＶＧおよび該直流電
圧ＶＤも、それぞれ該端子２２および２４へ印加される
。１０３は該端子３６へ印加される周期的な第１の電圧
パルスである。該ａｌｌの電圧パルス１０３が高レベル
にある期間、鋏１１ｉ’ｌ、１１２のＭＯ８Ｔスイッチ
３λ４３は導通状態となるから該Ｉ１１．第２の容量３
λ４２は短終される。
従って、１１Ｌ １１１２の容量３λ４２に充電され
て−る電荷は放電される。一方、該＠１０電圧パルス１
０３が低レベルにある期間、該第１．第２のＭ０８Ｔス
イッチ３３．４３は非導通状態となるから、該ＭＯ８Ｔ
１．２にそれぞれ流れるドレイン電ＩＩＬＩＦ、 ＩＮ
は、それぞれ該第１．第２の容量３λ４３に積分される
。 １０４は端子３５あるいは４５に現われる電位蛮化
の一例であるｏ １０５は該端子６１へ印加される周
期的１に第２の電圧パルスで、該１１２の電圧パルスが
高レベルおよび低レベルにある期間、該ｌｌＩλ第４０
Ｍ０８Ｔスイッチ５λ５３は、それぞれ導通および非導
通状態となる。１０６は端子６２へ印加される周期的’
＆＠３の電圧パルスで、鋏！ｌ３Ｃ）電圧パルスが高レ
ベルおよび低レベルにある期間、蒙籐翫嬉６のＭＯ８Ｔ
スイ、チ５４５５は、それぞれ導通および非導通状態と
なる。なお、蒙端子２１．２２．！、２４への印加電圧
の範囲は、第１Ｉ１１４０説明と同様、１１１ＭＯ８’
ｌ’ｌおよび該ＭＯ８Ｔ２が當に３極管領域で動作ヂる
範囲内とする。また、該第１のアナログ信号平圧マｇお
よび１ｍ１１２のアナログ信号電圧マｄは正あ・るいは
負のいずれの値をもとることかで禽る・以下、嬉２図、
１１１３図を用いて、本発明の乗算回路の動作を詳１１
１１に説明する。今該ｖｄが正のと自該マｇの符号に関
係なく、該ＭＯ８Ｔｌのドレイン電流ＩＰおよび蒙ＭＯ
８Ｔ２のドレイン電ｇＩＮは、それぞれ矢印２０１およ
び矢印２０２の方向に流れ、その値は、それぞれ前出の
（１）式および（２）式で与えられる０時該ｔ−Ｑより
も以前の期間、該第１の電圧パルス１０３は高レベルで
あるへら、該第１．第２のＭＯ８Ｔスイッチ３３．４３
は導通状態ＫＴｏ）、該第１館２の容量３２．４２の両
端は短絡されている。
て−る電荷は放電される。一方、該＠１０電圧パルス１
０３が低レベルにある期間、該第１．第２のＭ０８Ｔス
イッチ３３．４３は非導通状態となるから、該ＭＯ８Ｔ
１．２にそれぞれ流れるドレイン電ＩＩＬＩＦ、 ＩＮ
は、それぞれ該第１．第２の容量３λ４３に積分される
。 １０４は端子３５あるいは４５に現われる電位蛮化
の一例であるｏ １０５は該端子６１へ印加される周
期的１に第２の電圧パルスで、該１１２の電圧パルスが
高レベルおよび低レベルにある期間、該ｌｌＩλ第４０
Ｍ０８Ｔスイッチ５λ５３は、それぞれ導通および非導
通状態となる。１０６は端子６２へ印加される周期的’
＆＠３の電圧パルスで、鋏！ｌ３Ｃ）電圧パルスが高レ
ベルおよび低レベルにある期間、蒙籐翫嬉６のＭＯ８Ｔ
スイ、チ５４５５は、それぞれ導通および非導通状態と
なる。なお、蒙端子２１．２２．！、２４への印加電圧
の範囲は、第１Ｉ１１４０説明と同様、１１１ＭＯ８’
ｌ’ｌおよび該ＭＯ８Ｔ２が當に３極管領域で動作ヂる
範囲内とする。また、該第１のアナログ信号平圧マｇお
よび１ｍ１１２のアナログ信号電圧マｄは正あ・るいは
負のいずれの値をもとることかで禽る・以下、嬉２図、
１１１３図を用いて、本発明の乗算回路の動作を詳１１
１１に説明する。今該ｖｄが正のと自該マｇの符号に関
係なく、該ＭＯ８Ｔｌのドレイン電流ＩＰおよび蒙ＭＯ
８Ｔ２のドレイン電ｇＩＮは、それぞれ矢印２０１およ
び矢印２０２の方向に流れ、その値は、それぞれ前出の
（１）式および（２）式で与えられる０時該ｔ−Ｑより
も以前の期間、該第１の電圧パルス１０３は高レベルで
あるへら、該第１．第２のＭＯ８Ｔスイッチ３３．４３
は導通状態ＫＴｏ）、該第１館２の容量３２．４２の両
端は短絡されている。
従って、該ドレイン電流ＩＰおよびＩＮは、それぞれ該
第１．第２のＭＯ８Ｔスイッチ３３．３４を流れ、該Ｉ
ＮｌおよびＪＩ２の積分ＩＱの出力端子３翫４５の電位
は、端子２４へ印加され′た―直流電圧ＶＤと同電位と
なる時＠ １−０−で、該電圧パルス１０３が高レベル
必も低レベルへ麦化すると、該第１ １１２のＭＯ８Ｔ
スイッチ３３．４３が非導通状態となるべら、該容量３
λ４ｚは、それぞれ験ドレイン電ｆｉＩＰ、ＩＮの積分
をｒＩｌｉ始する。験積分の工程は験電圧パルス１０３
が再び高レベルとなり、該Ｉ！１．第２のＭＯ８Ｔスイ
ッチ３３．４３が、導通状態となる時刻ｔ−７５ｔで１
絖される。今、時；１ｌｌｔ−Ｑからｔ−Ｔｓの期間該
第１およびｔｓ２のアナミグ信号電圧マｇおよびマｄが
一定、即ち、該ドレイン電流ＩＰおよびＩＮが一定、で
あるとすれば、該Ｉ！１．第２の容量３２および４２に
積分される電荷量は、それぞれＩＰと積分時間の積およ
びＩＮと積分時間の積で与えられる。従って、時１ｔ−
７３における該端子３５の電位は、 ＱＤ−ＩＰ−’ｒｓ／Ｃｔ （
３）で与えられ、一方該端子４５の電位は、ＶＤ−ＩＮ
−７３／ＣＩ （４）で与えら
れる。但し、Ｃ１は該第１．第２０容量３λ４２の容量
値である。なお、第（３）式、Ｉｆ！（４）式から明ら
かなように、該ｆｌｌｉｌ（Ｉ２）の積分回路は、該ｆ
Ｊ１（第２）のＭＯ８’ｒＫ流れゐドレイン電流ＩＦ（
ＩＮ）を該容量３２（４２）に積分し・Ｔ ３／Ｃ１を
比例定数とし、電流を電圧に変換する積分回路であって
、第１図に示した従来の乗算回路に用−た電流／電圧変
換回路３および６とは、その動作および［Ｊ！が本質的
にｊ４なるものである。
第１．第２のＭＯ８Ｔスイッチ３３．３４を流れ、該Ｉ
ＮｌおよびＪＩ２の積分ＩＱの出力端子３翫４５の電位
は、端子２４へ印加され′た―直流電圧ＶＤと同電位と
なる時＠ １−０−で、該電圧パルス１０３が高レベル
必も低レベルへ麦化すると、該第１ １１２のＭＯ８Ｔ
スイッチ３３．４３が非導通状態となるべら、該容量３
λ４ｚは、それぞれ験ドレイン電ｆｉＩＰ、ＩＮの積分
をｒＩｌｉ始する。験積分の工程は験電圧パルス１０３
が再び高レベルとなり、該Ｉ！１．第２のＭＯ８Ｔスイ
ッチ３３．４３が、導通状態となる時刻ｔ−７５ｔで１
絖される。今、時；１ｌｌｔ−Ｑからｔ−Ｔｓの期間該
第１およびｔｓ２のアナミグ信号電圧マｇおよびマｄが
一定、即ち、該ドレイン電流ＩＰおよびＩＮが一定、で
あるとすれば、該Ｉ！１．第２の容量３２および４２に
積分される電荷量は、それぞれＩＰと積分時間の積およ
びＩＮと積分時間の積で与えられる。従って、時１ｔ−
７３における該端子３５の電位は、 ＱＤ−ＩＰ−’ｒｓ／Ｃｔ （
３）で与えられ、一方該端子４５の電位は、ＶＤ−ＩＮ
−７３／ＣＩ （４）で与えら
れる。但し、Ｃ１は該第１．第２０容量３λ４２の容量
値である。なお、第（３）式、Ｉｆ！（４）式から明ら
かなように、該ｆｌｌｉｌ（Ｉ２）の積分回路は、該ｆ
Ｊ１（第２）のＭＯ８’ｒＫ流れゐドレイン電流ＩＦ（
ＩＮ）を該容量３２（４２）に積分し・Ｔ ３／Ｃ１を
比例定数とし、電流を電圧に変換する積分回路であって
、第１図に示した従来の乗算回路に用−た電流／電圧変
換回路３および６とは、その動作および［Ｊ！が本質的
にｊ４なるものである。
該第３の電圧パルス１０５が時＊Ｊｔ−Ｔ２で高レベル
となると、該第３．第４のＭＯ８Ｔスイッチ５２５３が
導通状態となるから、該第３の容重５１の両側の該端子
６３．６４はそれぞれ該端子３へ４５と接続する。従っ
て、咳端子６３．６４の電位は、それぞれ該端子３５．
４５の電位と共に変化し、該１１３の容量５１を充電す
る。次に時数ｔ−７３で、該ａ！３の電圧パルス１０５
が高しベ／Ｉ／から低レベルへ変化すると、該１１１３
． ｆａ ４ （ＤＭＯ８Ｔ Ｘ ４ ｙ ｆ ５２
．５３ハ非導通状態となり、該第３の容量５１を該端子
３５４５より切り離す。従って、時！＋１ ｔ −’ｒ
３における該第３の容量５１の電荷量Ｑは、該第３の容
量５１の両端の電位差、即ち、（３）式と（４）式の差
と該＄１３の容１１５１の該容量値Ｃ２の積に等しい。
となると、該第３．第４のＭＯ８Ｔスイッチ５２５３が
導通状態となるから、該第３の容重５１の両側の該端子
６３．６４はそれぞれ該端子３へ４５と接続する。従っ
て、咳端子６３．６４の電位は、それぞれ該端子３５．
４５の電位と共に変化し、該１１３の容量５１を充電す
る。次に時数ｔ−７３で、該ａ！３の電圧パルス１０５
が高しベ／Ｉ／から低レベルへ変化すると、該１１１３
． ｆａ ４ （ＤＭＯ８Ｔ Ｘ ４ ｙ ｆ ５２
．５３ハ非導通状態となり、該第３の容量５１を該端子
３５４５より切り離す。従って、時！＋１ ｔ −’ｒ
３における該第３の容量５１の電荷量Ｑは、該第３の容
量５１の両端の電位差、即ち、（３）式と（４）式の差
と該＄１３の容１１５１の該容量値Ｃ２の積に等しい。
時数ｔ−’Ｉ’４で、ｌｉ蕗３の電圧パルス１０６が低
レベルへ変化すると、該Ｉ！翫 ｌＩ６のＭＯｆ９Ｔス
イッチ５４．５５が導通状態となるから、該端子６３の
電位は該端子６８へ印加した基準電圧レベル、例えば、
零ボルトとなり、一方、端子６４は該バッフ丁回路７０
０入力端子７１に接続される５従りて、端子６８のレベ
ルが零ボルトであるから、該端子６７およびフｌの電位
および顯端子１２の出力信号Ｖは該電荷量Ｑを願容量Ｃ
２で除した値、即ち、Ｖ−Ｂ−Ｔ３・ｖｇ・ｖｄ／ＣＩ
Ｆｂ）で与えられ、該ＩＩＩおよび
ｌＩ２のアナログ信号電圧ｖｇおよびマｄの櫨に比例す
る。比例定数は該Ｂ。
レベルへ変化すると、該Ｉ！翫 ｌＩ６のＭＯｆ９Ｔス
イッチ５４．５５が導通状態となるから、該端子６３の
電位は該端子６８へ印加した基準電圧レベル、例えば、
零ボルトとなり、一方、端子６４は該バッフ丁回路７０
０入力端子７１に接続される５従りて、端子６８のレベ
ルが零ボルトであるから、該端子６７およびフｌの電位
および顯端子１２の出力信号Ｖは該電荷量Ｑを願容量Ｃ
２で除した値、即ち、Ｖ−Ｂ−Ｔ３・ｖｇ・ｖｄ／ＣＩ
Ｆｂ）で与えられ、該ＩＩＩおよび
ｌＩ２のアナログ信号電圧ｖｇおよびマｄの櫨に比例す
る。比例定数は該Ｂ。
Ｔ３．Ｃ１で決まる。なお、該電荷量Ｑは該１１２の電
圧パルス１０５が再び高レベルへ変化する時刻まで該Ｉ
Ｉ３の容量５１に保持される。
圧パルス１０５が再び高レベルへ変化する時刻まで該Ｉ
Ｉ３の容量５１に保持される。
以上、該マｄが正の場合について述べた。同様に該マｄ
が負の場合も該ｖｇＯ符号に関係なく、端子１２より得
られる出力信号Ｖは（５）式で与えられ、該マｇと該マ
ｄの穢に比例する・ 次に本発明の乗算回路を集積化した場合、゛数乗算回路
の総面積と容量の占める面積を見積ることにする。今、
閾値電圧が約−４Ｖ、チャ本〃輪が２Ｑ□Ａｍ、ゲー）
長が１０＃ｍ （Ｏｎ ＋ ＋ネルＭＯ８Ｔを１１２図
に示した該ＭＯ８Ｔ １．２ Ｋ用いたとする。
が負の場合も該ｖｇＯ符号に関係なく、端子１２より得
られる出力信号Ｖは（５）式で与えられ、該マｇと該マ
ｄの穢に比例する・ 次に本発明の乗算回路を集積化した場合、゛数乗算回路
の総面積と容量の占める面積を見積ることにする。今、
閾値電圧が約−４Ｖ、チャ本〃輪が２Ｑ□Ａｍ、ゲー）
長が１０＃ｍ （Ｏｎ ＋ ＋ネルＭＯ８Ｔを１１２図
に示した該ＭＯ８Ｔ １．２ Ｋ用いたとする。
このと亀、蒙マｄおよびマｇを、いずれも約１．５ｖ該
ＶＤおよび該ＶＧを、いずれも零ざルトとすると前記ド
レイン電流ＩＰは約α７５１ム、 ＩＮは約α６５ｍム
となる。命蒙ａｌｌ、 Ｊｌｌ ＄１１３Ｉの容量
３λ４２１ｓ１ｔｓｇｌＦ＃験穂分時間Ｔ３を約５ｅｎ
ｓｅｃとスレば、本発明は乗算回路の絶対値出力Ｖは約
ｌｖとなる。この値は一例として述べた前記従来の乗算
回路の出力と、＃を埋等しい値である。
ＶＤおよび該ＶＧを、いずれも零ざルトとすると前記ド
レイン電流ＩＰは約α７５１ム、 ＩＮは約α６５ｍム
となる。命蒙ａｌｌ、 Ｊｌｌ ＄１１３Ｉの容量
３λ４２１ｓ１ｔｓｇｌＦ＃験穂分時間Ｔ３を約５ｅｎ
ｓｅｃとスレば、本発明は乗算回路の絶対値出力Ｖは約
ｌｖとなる。この値は一例として述べた前記従来の乗算
回路の出力と、＃を埋等しい値である。
誘電体として厚１１０００人の二酸化レリコン膜（８ｉ
０．）を用いて、５ｐｙの容量を３１１形成すると、験
容量の占める総面積は約３．９Ｘ１♂ｓｍ”となる・一
方前記聞様装置のＯＦ Ａｍｐの面積を約１１！Ｘ１Ｇ
＃ａ１とすれば、３個のＯＦ Ａｍｐの総面積は４１Ｘ
１Ｇ”ｊｌｍｌと亀る・これよシ本発明の乗算回路の総
面積（約５、２ Ｘ １♂−−３）Ｋ対する該容量の占
める面積の一舎一は７．６−と′１ｋに、極めて小さく
、高一度集稜化に極めて有利である。さらに、前記した
ように従来の乗算回路ではＯＦ Ａｍｐ以外の部分、即
ち、抵抗の占める１１１合いが、・７ｚ弧と大きかった
のに層し、本発明の乗算器では０ＰＡａｑｓ以外のＳ分
、Ｊｌｌち容量の占める割）合い（’Ｉｔ％＞は、極め
て減少する。
０．）を用いて、５ｐｙの容量を３１１形成すると、験
容量の占める総面積は約３．９Ｘ１♂ｓｍ”となる・一
方前記聞様装置のＯＦ Ａｍｐの面積を約１１！Ｘ１Ｇ
＃ａ１とすれば、３個のＯＦ Ａｍｐの総面積は４１Ｘ
１Ｇ”ｊｌｍｌと亀る・これよシ本発明の乗算回路の総
面積（約５、２ Ｘ １♂−−３）Ｋ対する該容量の占
める面積の一舎一は７．６−と′１ｋに、極めて小さく
、高一度集稜化に極めて有利である。さらに、前記した
ように従来の乗算回路ではＯＦ Ａｍｐ以外の部分、即
ち、抵抗の占める１１１合いが、・７ｚ弧と大きかった
のに層し、本発明の乗算器では０ＰＡａｑｓ以外のＳ分
、Ｊｌｌち容量の占める割）合い（’Ｉｔ％＞は、極め
て減少する。
以上、本発明の４象限アナａダ乗算−路の構成と動作の
一例を説明した６本発明では従来の乗算回路を構成する
上で必要であった抵抗を完全に除去することにより、大
規模集積化を可能にし丸ことに特徴がある。さらに小形
で高精度が得られる容量を用−るかも、下にあける多く
の特徴・長所が生み出される。
一例を説明した６本発明では従来の乗算回路を構成する
上で必要であった抵抗を完全に除去することにより、大
規模集積化を可能にし丸ことに特徴がある。さらに小形
で高精度が得られる容量を用−るかも、下にあける多く
の特徴・長所が生み出される。
（ａｌｌ） 単位面積当り、大＊な値の容量を容易に
集積化で會るから、集積度が向上する。
集積化で會るから、集積度が向上する。
（６）容量値のばらつ吉は、チップ内、チップ間、ウニ
へ−闇、田ット閤で、極めて小さくおさえることができ
るから、乗算回路の４Ｉ性のばらつ自が極めて小さい・ （Ｃ） スタンバイ時は電流が流れないから消費電力
が小さい・ （４出力儒ＩＫ歪が、はとんど生じな−。
へ−闇、田ット閤で、極めて小さくおさえることができ
るから、乗算回路の４Ｉ性のばらつ自が極めて小さい・ （Ｃ） スタンバイ時は電流が流れないから消費電力
が小さい・ （４出力儒ＩＫ歪が、はとんど生じな−。
以上、本発明の説明では、該第２のアナ田ダ信号マｄが
正の場合に′：）％／％て詳述したが、譲マ４が負であ
っても−宣わない。セチャネル０ＦＩＴＫついてのみ述
ｉたが、ｐチャネルのＰＥＴにも適用される。電圧パル
スのタイミングや極性、直流電圧の大１さは一例であっ
て、本発明の乗算回路が正常に動作すれば、これＶＣ１
ｉＩ定されることはない。
正の場合に′：）％／％て詳述したが、譲マ４が負であ
っても−宣わない。セチャネル０ＦＩＴＫついてのみ述
ｉたが、ｐチャネルのＰＥＴにも適用される。電圧パル
スのタイミングや極性、直流電圧の大１さは一例であっ
て、本発明の乗算回路が正常に動作すれば、これＶＣ１
ｉＩ定されることはない。
本越・明では験マｄおよび該マｇが同一極性の時、蒙出
力信号Ｖが正となるような回路接続の一例を示したが、
端子３５と端子６６および端子４５と端子６５を、それ
ぞれ接続するととＫよ）、反転出方が得られることは明
ら必である。バッフ７回路に用いたボルテージホロアは
一例であって、ソースホ四ア等、機能がみたされれば、
どのよう１回路でありても−ｂｈｔわない。回路の開［
ＩＩｃＭＯ８’！’スイッチを用−て説明したが、スイ
ッチング機能が満足されれば、どのようなスイッチを用
いてもホまわない。
力信号Ｖが正となるような回路接続の一例を示したが、
端子３５と端子６６および端子４５と端子６５を、それ
ぞれ接続するととＫよ）、反転出方が得られることは明
ら必である。バッフ７回路に用いたボルテージホロアは
一例であって、ソースホ四ア等、機能がみたされれば、
どのよう１回路でありても−ｂｈｔわない。回路の開［
ＩＩｃＭＯ８’！’スイッチを用−て説明したが、スイ
ッチング機能が満足されれば、どのようなスイッチを用
いてもホまわない。
第１Ｉ！は従来の４象限アナログ信号乗算回路の回路図
、ｗＩ２ＷＪは本発明の４龜限アナｐダ信号乗諺回路の
具体的１回−構成の一例、１１３図は１ＩｉＺ図の回路
に印加する信号、パルスおよび出方波形のタイミング図
である６１１１図において、１，２はＭＯ８Ｔ、３．６
はしＸ変換回路、９は減算回路、４７．１０はＯＦ Ａ
ｍｐ、 ５．８．１１．１２．１３．１４は抵抗である
。 嬉２ｍＫｋｖｚて、１，２はＭ２Ｓ丁、 ３Ｇは第１０
穂分回路、４０は１１１２の積分回路、５ｏは減算回路
、７゜はバッフ丁回路、３１．４１．７１はＯＰ Ａｍ
ｐ 、域４２，５１は容量、お、４３．５λ５３．５４
．襲はＭＯ８Ｔスイッチである。 ８３図において１０１は＄１！ｌのアナレ信号量マ１が
重畳された直流電圧ＶＧ、 １０２は＠２のアナログ
信号マｄが重畳された直流電圧ＶＤ、 １０３はａｌ
ｌの電圧パルス、１９４は端子３５あるいは４！ｉ Ｋ
ｌｌゎれる信号、１Ｇ！！および１０４Ｂは、それぞれ
第２および＄１３の電圧パルスである。
、ｗＩ２ＷＪは本発明の４龜限アナｐダ信号乗諺回路の
具体的１回−構成の一例、１１３図は１ＩｉＺ図の回路
に印加する信号、パルスおよび出方波形のタイミング図
である６１１１図において、１，２はＭＯ８Ｔ、３．６
はしＸ変換回路、９は減算回路、４７．１０はＯＦ Ａ
ｍｐ、 ５．８．１１．１２．１３．１４は抵抗である
。 嬉２ｍＫｋｖｚて、１，２はＭ２Ｓ丁、 ３Ｇは第１０
穂分回路、４０は１１１２の積分回路、５ｏは減算回路
、７゜はバッフ丁回路、３１．４１．７１はＯＰ Ａｍ
ｐ 、域４２，５１は容量、お、４３．５λ５３．５４
．襲はＭＯ８Ｔスイッチである。 ８３図において１０１は＄１！ｌのアナレ信号量マ１が
重畳された直流電圧ＶＧ、 １０２は＠２のアナログ
信号マｄが重畳された直流電圧ＶＤ、 １０３はａｌ
ｌの電圧パルス、１９４は端子３５あるいは４！ｉ Ｋ
ｌｌゎれる信号、１Ｇ！！および１０４Ｂは、それぞれ
第２および＄１３の電圧パルスである。
Claims (1)
- 【特許請求の範囲】 １、ドレイン偉たはソー功が亙−に接続されたｌ１ｌＯ
電界効果トランジスタＣ以後ＦＭ’ｌ’と呼ぶ）と第２
０ＦＢＴを備え、演算増幅器、静電容量Ｃ】ンデン量）
、スイッチよプ′＆如、譲ＩＥＩのＦ］１ＴＫｉｌれる
ドレイン電流を穢会し、電圧に変換する第１０穂分回路
、該第１の積分回路と同一構成で、かつ該第２０ＦＩＴ
Ｋ流れるドレイン電流を積分し、電圧Ｋｌｌ換する第２
の積分回路および少なくとも１個以上のスイッチとコン
デンサよりｔ抄、該第１の積分回路の出力信号と該第２
の積分回路の出力信号の差を得る減算回路よシ構成され
、該第ｌのＦ］１ｅＴＯソース（たはドレイン）と該第
１０穂分回路の入力、該第２のＦｌｉｔテのソーへ）た
はドレイ抄と該第２の積分回路の入力、該第１の積分回
路の出力と該減算−路の一方の入力、該第２０９分回路
の出力と該減算回路の他方の入力を、それぞれ接続した
ことを特徴とするアナ■ダ信号乗算回路。 １ ドレイン（たはソースン、互いＫＩ！続された第１
の電界効果トランジスタ（以後ＦＩＴと呼ぶ）と＠２ｔ
）ＦＩＴを備え、演算増幅器、静電容量（コンデンサ）
、スイッチより成り、該ＩｌｌのＦＩＴ ＷＱＩＬれる
ドレイン電流を積分し、電圧に変換する嬉１の積分回路
、該第１の積分回路と同−構成で、かり該ａｌｌ！０Ｆ
ｉｌｉＴＫ流れるドレイン電流を積分し、電圧に変換す
るＩＩ２の積分回路、少なくとも１個以上のスイッチと
コンデンサよ如成り、該第１の積分回路の出力信号と該
第２０積分回路の出力信号の差を得る減算回路およびバ
ッファ回路より構成され、譲嬉１０ＦＥＴのソース（ｉ
ｔはドレイ捷該Ｉｉｌの積分回路の入力、該第２のＦＩ
Ｔのソース（たはドレイリと該第２の積分回路の入−力
、該第１の積分回路の出力と該減算回路の一方の入力、
該ＳＺＯ穂分回分回路力と験減算回路の他方の入力、験
減算回路の出力と該バッフ７の入力を、それぞれ接続し
た仁とを特徴とするアナ曹ダ信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193481A JPS583071A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193481A JPS583071A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583071A true JPS583071A (ja) | 1983-01-08 |
| JPH0252307B2 JPH0252307B2 (ja) | 1990-11-13 |
Family
ID=14313737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193481A Granted JPS583071A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583071A (ja) |
-
1981
- 1981-06-30 JP JP10193481A patent/JPS583071A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252307B2 (ja) | 1990-11-13 |
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