JPH10116309A - ニューロンｍｏｓトランジスタを有する増幅器回路の中の自動調整動作点調整装置 - Google Patents

ニューロンｍｏｓトランジスタを有する増幅器回路の中の自動調整動作点調整装置

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JPH10116309A
JPH10116309A JP9196833A JP19683397A JPH10116309A JP H10116309 A JPH10116309 A JP H10116309A JP 9196833 A JP9196833 A JP 9196833A JP 19683397 A JP19683397 A JP 19683397A JP H10116309 A JPH10116309 A JP H10116309A
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JP9196833A
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Roland Dr Ing Thewes
テーヴェス ローラント
Werner Weber
ヴェーバー ヴェルナー
Andreas Dipl Ing Luck
ルック アンドレアス
Doris Schmitt-Landsiedel
シュミット−ラントズィーデル ドリス
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Abstract

(57)【要約】 【課題】 少なくとも１つの増幅器段において、定めら
れている零点が、零点電圧のための調整可能な目標値に
依存してできるだけ小さい構成要素コストで実現可能で
ある装置を提供する。 【解決手段】 調整段と少なくとも１つの増幅器段とを
通過して同一の大きい電流が流れるように構成し、調整
段に所属のニューロンＭＯＳトランジスタの帰還ゲート
を電圧源に接続し、電圧源は少なくとも１つの増幅器段
の零点電圧のための目標値を供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ニューロンＭＯＳ
トランジスタを有する増幅器回路の中の自動調整動作点
調整装置に関する。
【０００２】
【従来の技術】特にニューロンＭＯＳトランジスタを有
する大信号線形増幅器回路は多数のアナログ回路への用
途の可能性が大きく、このような用途には例えばビデオ
及びオーディオ機器、センサ装置、アナログ計算機、フ
ァジイ回路及びニューラルネットワーク等がある。
【０００３】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｔｒｏｎ Ｄｅｖｉｃｅｓ誌（Ｖｏｌ．３
９，Ｎｏ．６，１９９２年６月）からニューロンＭＯＳ
トランジスタの動作と増幅器としての利用とが公知であ
る。
【０００４】ニューロンＭＯＳトランジスタを用いて、
大信号線形増幅器又は加算増幅器を実現する場合、この
ような増幅器は通常はその伝達特性曲線の中に定められ
ていない零点シフト又は動作点の定められていないシフ
トを示し、このようなシフトは例えば、ニューロンＭＯ
Ｓトランジスタのフローティングゲートのプロセスに起
因する帯電に起因する。
【０００５】
【発明が解決しようとする課題】本発明の課題は、少な
くとも１つのこのような増幅器段において、定められて
いる零点が、零点電圧のための調整可能な目標値に依存
してできるだけ小さい構成要素コストで実現可能である
装置を提供することにある。
【０００６】
【発明が解決しようとする課題】上記課題は本発明によ
り、調整段（０）と前記調整段（０）に実質的に同一に
構成されている少なくとも１つの増幅器段（１．．．
ｋ）とを設け、調整段（０）および増幅器段（１．．．
ｋ）はそれぞれ１つのＭＯＳＦＥＴトランジスタ（Ｔ２
０，０．．Ｔ２０，ｋ）とそれぞれ１つのニューロンＭ
ＯＳトランジスタ（Ｔ１０，０．．．Ｔ１０，ｋ）との
それぞれ１つの直列接続を有し、それぞれ１つのＭＯＳ
ＦＥＴトランジスタ（Ｔ２０，０．．Ｔ２０，ｋ）との
すべてのゲートをそれぞれ１つの共通の電圧源（Ｖ２
０）に接続し、調整段（０）と少なくとも１つの増幅器
段（１．．．ｋ）との回路を、調整段（０）と少なくと
も１つの増幅器段（１．．．ｋ）とを通過して同一の大
きい電流（Ｉ）が流れるように構成し、調整段（０）に
所属のニューロンＭＯＳトランジスタ（Ｔ１０，０）の
入力ゲート（ｗIN,1．．ｗIN,n）が、実質的に同一に構
成されている少なくとも１つの増幅器段（１．．．ｋ）
の中に複数の増幅器入力側（ＩＮ1（Ｔ１０，
０）．．．ＩＮn（Ｔ１０，０））を形成し、入力ゲー
ト（ｗIN,1．．ｗIN,n）を基準電位（ＧＮＤ）に接続
し、調整段（０）に所属のニューロンＭＯＳトランジス
タ（Ｔ１０，０）の帰還ゲート（ｗOUT）を電圧源に接
続し、電圧源は少なくとも１つの増幅器段の零点電圧
（Ｖ0）のための目標値（Ｖ0,soll）を供給し、少なく
とも１つの増幅器段に所属のニューロンＭＯＳトランジ
スタ（Ｔ１０，１．．．Ｔ１０，ｋ）の帰還ゲート（ｗ
OUT）を、それぞれの増幅器段（１．．．ｋ）の１つの
出力側（ＯＵＴ１．．．ＯＵＴｋ）に帰還することによ
り解決される。
【０００７】
【発明の実施の形態】次に本発明を実施の形態に基づき
図を用いて詳細に説明する。
【０００８】図１はｎ個の入力側を有するニューロンＭ
ＯＳトランジスタを有する大信号線形増幅器回路を示
す。その伝達関数は対称形の供給電圧の場合に次式によ
り表せる。
【０００９】
【数１】
【００１０】この場合にＶＯＵＴは回路の出力電圧であ
り、ＶＩＮ，ｉは回路ＩＮｉのｉ番目の入力側である。
ｗＩＮ，ｉはそれぞれの結合ゲートのいわゆる重みであ
り、重みは入力側ＩＮｉとフローティングゲートとの間
の結合容量ＣＩＮ，ｉと、フローティングゲートの電極
が呈するすべての容量の和Ｃｇｅｓとの比を介して計算
される。これは次式により表せる。
【００１１】 ｗIN,i＝ＣIN,i／Ｃges （２） ただし、
【００１２】
【数２】
【００１３】式（３）の中のパラメータＣＦＧはフロー
ティングゲートと、ソース・ドレインオーバラップ容量
を含むチャネル領域との間の容量である。パラメータｗ
ＩＮ，ｉにおけるのと同様の定義がパラメータｗＯＵＴ
に当てはまり、パラメータｗＯＵＴは、増幅器出力がＯ
ＵＴに接続されている結合ゲートを表す。
【００１４】プロセスに起因してフローティングゲート
が電位ＶＱＰに帯電することがあるのでこのような場合
の帯電を考慮し、チャネル領域を介して入力結合された
電位値ＶＣＨを考慮するとフローティングゲートレベル
が次式により表される。
【００１５】
【数３】
【００１６】この式をＶOUTについて解き、電圧ＶFG，
ＶQP及びＶCHを次式により零点電圧に統合すると式
（１）が得られる。
【００１７】 Ｖ0＝ＶFG−ＶQP−ＶCH （５） 図２ａ、ｂ、ｃには式（１）の出力電圧ＶＯＵＴが、異
なる値Ｖ０に対する入力信号の重み付けされた和の関数
として概略的に示されている。零点電圧Ｖ０は式（１）
の伝達関数が、入力信号の重み付けされた和が記載され
ている縦軸の切片を示す。多くの用途の場合、零点電圧
Ｖ０に１つのある特定の値を割当てることができること
が望ましいか又は必要である。多くの用途においてＶ０
＝０Ｖである。これは、増幅器回路の動作点の調整又は
式（１）の伝達関数の直流成分の補償調整に相当する。
【００１８】図３は例として本発明の装置の１つの実施
の形態を示し、この実施の形態の場合、１つのｎチャネ
ルＭＯＳトランジスタＴ２０，０．．．Ｔ２０．ｋと、
１つのそれぞれのニューロンＭＯＳトランジスタＴ１
０，０．．．Ｔ１０，ｋと多重カレントミラー回路ＳＳ
とのそれぞれ１つの直列接続から成る同一のブロック
０．．．ｋが設けられている。ｎチャネルＭＯＳトラン
ジスタＴ２０，０．．．Ｔ２０，ｋのすべてのゲートは
電圧源Ｖ２０に接続され、それぞれのブロックのそれぞ
れの第１の端子でありニューロンＭＯＳトランジスタＴ
１０，０．．．Ｔ１０，ｋの第１の端子も形成している
それぞれの第１の端子は負の供給電圧ＶＳＳに接続され
ている。ブロック０の第２の端子でありｎチャネルＭＯ
ＳトランジスタＴ２０，０の第２の端子も形成している
第２の端子は多重カレントミラーＳＳの入力側Ｅに接続
されている。それぞれのブロック０．．．ｋの第２の端
子でありそれぞれのｎチャネルＭＯＳトランジスタＴ２
０，１．．．Ｔ２０，ｋの第２の端子も形成している第
２の端子は多重カレントミラーの出力側Ａ１．．．Ａｋ
に接続されている。ブロック０の回路は、ニューロンＭ
ＯＳトランジスタの出力側重みｗoutを有するゲートが
零点電圧の目標値ｖ0,sollをとり、入力側重み
ｗIN,1，．．．ｗIN,nを有するすべてのゲートが基準電
位をとるように形成されている。このように回路形成さ
れているブロック０は制御されるカレントシンクを形成
し、カレントシンクには、入力側Ｅから零点電圧の所定
目標値ｖ0,sollに依存する電流Ｉが流れ込む。
【００１９】すべてのブロック０．．．ｋが同一のレイ
アウトを有し、ブロック０．．．ｋの近傍の周囲のトポ
ロジーが同一であり、これらのブロックの間のチップ上
での間隔があまり大きくない場合、式（４）及び（５）
の中のフローティングゲートのプロセスに起因する帯電
による電圧ＶＱＰがすべての段又はすべてのニューロン
ＭＯＳＥＦＥＴ Ｔ１０，１．．．Ｔ１０，ｋにおいて
同一であると想定できる。すべての増幅器段が同一の電
流Ｉ（Ｑｕｅｒｓｔｒｏｍ）により作動されるとの条件
の下で前述の想定は、すべての段において同一の電圧Ｖ
０が設定されていることを意味する。
【００２０】次式は、増幅器段ｊ＝１．．．ｋの入力側
において入力信号ＶＩＮ，ｉ（Ｔ１０，ｊ）の値がブロ
ック０の中の入力信号ＶＩＮ，ｉ（Ｔ１０，０）の値と
同一すなわち０であるとの条件を表す。
【００２１】
【数４】
【００２２】この式の条件の下では、式（７）が満足さ
れている増幅器段の出力側において必然的に電圧Ｖ
ＯＵＴ＝Ｖ０，ｓｏｌｌが調整されなければならない、
何故ならばこれにより増幅器段ｊ＝１．．．ｋのそれぞ
れのニューロンＭＯＳトランジスタＴ１０，ｊは、ブロ
ック０の中のニューロンＭＯＳトランジスタＴ１０，０
と正確に同一の動作点の中に位置するからである。
【００２３】更に前に導入された前提は実際の上で何等
の制限をするものではない、何故ならばニューロンＭＯ
Ｓトランジスタがある特定の仕様で構成されている所与
の増幅器段に対してレイアウト手段により、すなわち１
つのブロックのコピーと結合ゲートの接続の相応する変
更とにより常に適切な電流源を形成することが可能であ
るからである。
【００２４】複数の増幅器段が１つの回路の中に設けら
れるが、しかしこれらの増幅器段がすべての異なって構
成されているか、又はある特定の理由からチップ表面に
互いから非常に離れて位置する限り、それぞれの増幅器
回路に対してそれぞれ１つの固有の電流シンクを一緒に
形成しなければならない。この場合にもニューロンＭＯ
Ｓ増幅器の利点、すなわちニューロンＭＯＳ増幅器のス
ペース及び電力消費が公知の解決法に比して小さいこと
が維持される。
【００２５】図４には本発明の第２の実施の形態が示さ
れ、第２の実施の形態と図３の実施の形態との相違点
は、ニューロンＭＯＳトランジスタＴ１０，０．．．Ｔ
１０，ｋに対して、調整重みｗADJを有するそれぞれ１
つの付加的なゲートが設けられ、すべてのこれらの付加
的ゲートがカレントミラーＳＳの付加的な出力側Ａ０に
接続され、ブロック０においてトランジスタＴ２０，０
の端子がカレントミラー入力側Ｅに接続されているので
はなく、付加的な出力側Ａ０に接続され、ブロック０の
代りに定電流カレントシンクＩ０に電流Ｉが流れ込むこ
とにある。
【００２６】回路技術的観点から見て図３の回路と図４
の回路との動作原理の相違点は、図３の段０自身が基準
電流を発生し、基準電流はカレントミラーＳＳを介して
可及的に正確に所定のミラー特性にある出力を段
１．．．ｋに出力しなければならないことにある。これ
に対して図４はすべての段、すなわち段１．．．ｋとと
りわけ基準段０とに、すべての段に対しての同一で、ほ
かの方法で前もって与えられた電流が供給される。この
場合、段０は基準電流発生器として動作できない、何故
ならば段０には前もって与えられた電流が流されるから
であり、段０は基準電圧発生器として機能し、段０によ
り発生された基準電圧は前述のように後続の段１．．．
ｋに供給される。この相違点によりカレントミラーＳＳ
は次のように影響を受け、次のような要求を満足しなけ
ればならない。
【００２７】図３においては正確にカレントミラー特性
を有する回路ＳＳが必要であるのに対して、図４の回路
においては、すべての出力側から同一の電流を出力でき
る電流源回路が存在しなければならないとの要求のみが
満足されればよい。これは、図４では原理的に１つの正
確なカレントミラーＳＳの代りに、任意の基準量ｋ＋１
を用いて、段０．．．ｋに供給される同一の出力電流を
発生するすべての回路が利用可能であることを意味す
る。この場合、基準量と出力電流との間の関数的関係は
おおよそ既知であればよく、正確なミラー比により表す
ことができなくともよい。図６〜８との関連で後に説明
するように、入力側に供給される電流から正確に等しい
出力電流のための基準値を導出するが、しかし正確に、
カレントミラー回路により要求される特性を有しない回
路が存在する。
【００２８】重みＷＡＤＪを有するこのような付加的な
結合ゲートを図１のニューロンＭＯＳトランジスタの中
に設けることにより確かに重みｗＩＮ，ｉ（ｉ＝
１．．．ｎ）及びｗＯＵＴの絶対値は減少するが、しか
し比ｗＩＮ，ｉ／ｗＩＮ，ｍ（ｉ，ｍ＝１．．．ｎ）又
はｗＩＮ，ｉ／ｗＯＵＴ（ｉ＝１．．．ｎ）はそのまま
で維持される。
【００２９】この回路構成によりすべての増幅器段
１．．．ｋの伝達関数の中の電圧ＶＯは所望のように目
標値Ｖ０，ｓｏｌｌをとる。これは次の計算により証明
される。
【００３０】式（１）．．．（５）を、図４の重みｗ
ADJを有する１つの別の結合ゲートだけ拡張された増幅
器段のこの場合に変形すると、ブロック１．．．ｋの中
の増幅器段に対して次式の出力電圧が得られる。
【００３１】
【数５】
【００３２】ただし、 ｗIN,i＝ＣIN,i／Ｃges，ｗADJ＝ＣADJ／Ｃges， ｗOUT＝ＣOUT／Ｃges (９)
【００３３】
【数６】
【００３４】式（９）及び（１０）はＴ１０，０にも当
てはまり、式（８）に類似の式、すなわちＴ１０，０の
伝達関数は次式により表される。
【００３５】
【数７】
【００３６】すべての入力側ＩＮｉ（Ｔ１０，０）はＧ
ＮＤ電位＝０Ｖに接続されているので式（１１）の中の
総和項は値を供給せず、従って式（１１）は次式に簡単
化される。
【００３７】 ＶOUT,0＝Ｖ0／ｗADJ−ｗOUT×Ｖ0,soll／ｗADJ （１２） 式（１２）を式（８）の中に代入すると次式が得られ
る。
【００３８】
【数８】
【００３９】式（１３）は増幅器段１．．．ｋのための
所望の伝達関数を表す。
【００４０】図５は本発明の装置の第３の実施の形態を
示し、第３の実施の形態では伝達関数の直流電圧成分す
なわち零点電圧Ｖ0は、出力電圧の周期的に行われるフ
ィードバック及び減算により実現される。図４と同様に
増幅器段のニューロンＭＯＳＦＥＴ Ｔ１０は図１の増
幅器段に対して、重みｗＡＤＪを有する１つの付加的な
結合ゲートだけ拡張されている。重みｗＡＤＪは重みｗ
ＯＵＴと全く同一の大きさである。
【００４１】重みｗＡＤＪを有する結合ゲートに並列
に、電圧値を蓄積するのに用いられる容量ＣＨＥＬＰが
ＧＮＤに対して又は別の一定の電圧レベルに対して接続
されていることもある。しかしこの手段は動作原理にと
って必要不可欠ではない、何故ならば重みｗＡＤＪを有
する結合ゲートだけでも蓄積容量として用いることが可
能であるからである。
【００４２】入力側ＩＮ１．．．ＩＮｎと所属の結合ゲ
ートとの間にスイッチＳが挿入接続され、スイッチＳは
入力側を結合ゲートから分離することを可能にする。こ
のスイッチＳは信号Φ1により制御される。以下の説明
においてスイッチＳに関して、スイッチＳがＨレベルに
より閉成されＬレベルにより開放されるとする。更に、
入力側に接続することができるそれぞれの結合ゲートに
別のスイッチＳ′が接続され、スイッチＳ′は信号Φ2
により制御され、スイッチＳ′を介して結合ゲートの電
位がアースＧＮＤに接続可能である。信号Φ1により制
御されるスイッチＳ１を介してトランジスタＴ２０のド
レインノードＯＵＴ，ｉｎｔが回路の出力側ＯＵＴに接
続可能であり、同様に信号Φ1により制御されるスイッ
チＳ２を介してトランジスタＴ２０のドレインノードＯ
ＵＴ，ｉｎｔは、重みｗＯＵＴを有する結合ゲートに接
続可能である。更にノードＯＵＴ，ｉｎｔは、信号Φ2
により制御されるスイッチＳ３を介して、重みｗＡＤＪ
を有する結合ゲートに接続可能であり、信号Φ1により
制御される別のスイッチＳ４は、重みｗＯＵＴを有する
結合ゲートを、伝達関数の零点電圧の目標値Ｖ
０，ｓｏｌｌを供給する電圧源に接続可能である。
【００４３】本回路が、同様に回路図の中に一緒に記載
されている信号Φ1及びΦ2のためのクロック波形図で作
動されると本回路は、Φ1がＨレベルを有するフェーズ
の間にわたり所望の伝達関数を有する。信号Φ2がＨレ
ベルをとるフェーズの間に伝達関数がその都度に新たに
再び調整される。
【００４４】この調整は、重みｗＡＤＪを有する結合ゲ
ート又はこの結合ゲートと容量ＣＨＥＬＰとの並列接続
から得られる容量にある所定の電位値が蓄積される。こ
の電位値が以下に詳細に説明するように伝達関数の調整
を惹起する。この調整を周期的に行うことが必要であ
る、何故ならば実際のスイッチＳの非理想性に起因し
て、選択的に設けられている並列に接続されている容量
ＣＨＥＬＰを含む重みｗＡＤＪを有する結合ゲートに存
在する電荷が、この結合ゲートをノードＯＵＴ，ｉｎｔ
に接続するスイッチＳを介しての漏洩電流により回路の
作動中に変化することがあるからである。従って、周期
的に行う調整のクロック周波数は、スイッチオフ状態で
の漏洩特性に関するスイッチの品質と、回路全体の精度
に対する要求とに依存する。
【００４５】伝達関数は、Φ2がＨレベルにありΦ1がＬ
レベルにある時点において次式により表される。
【００４６】
【数９】
【００４７】重みｗＩＮ，ｉ（ｉ＝１．．．ｎ）を有す
る結合ゲートはすべてＧＮＤ電位＝０Ｖに接続されてい
るので式（１４）の中の総和項は値を供給せず、従って
式（１４）は次式に簡単化されることが可能である。
【００４８】 ＶOUT,int（Φ2＝Ｈ）＝Ｖ0／ｗADJ−ｗOUT×Ｖ0,soll／ｗADJ （１５） 従って、結合ゲートを重みｗＡＤＪに接続するノードは
電圧ＶＯＵＴ，ｉｎｔ（Φ2＝Ｈ）に帯電される。Φ2が
再びＬレベルをとるとノードにおけるこの電位は維持さ
れる。次いでΦ1がＨレベルをとると段全体が次式の伝
達関数を有する。
【００４９】
【数１０】
【００５０】式（１５）を式（１６）の中に代入するこ
とにより、前述のように導入された大きさｗＡＤＪ＝ｗ
ＯＵＴにおいて次式の所望の伝達関数が得られる。
【００５１】
【数１１】
【００５２】図５の本発明の装置の実施の形態の利点
は、別の基準ニューロンＭＯＳＦＥＴＴ１０，０が必要
でないことにある、すなわちこの基準ニューロンＭＯＳ
ＦＥＴおいては、基準ニューロンＭＯＳＦＥＴのフロー
ティングゲートのプロセスに起因する帯電が、ブロック
１．．．ｋの本来の増幅器段の中のニューロンＭＯＳＦ
ＥＴのフローティングゲートの帯電の大きさに正確に等
しい大きさを有しなければならないとの前提が満足され
なければならない。
【００５３】それぞれの基準段の中のフローティングゲ
ートのプロセスに起因する帯電が、本来の増幅器段の中
のニューロンＭＯＳＦＥＴのフローティングゲートの帯
電の大きさに正確に等しい大きさを有しなければならな
いとの前提の外に図３及び図４の回路において満足され
なければならない前提は、トランジスタの幾何学的形状
ができるだけ一致しなければならないことにある。しか
し、マッチング誤差と称される統計的な変動に起因し
て、トランジスタに特有の寸法における僅かな相違は、
同一のレイアウトにかかわらず存在する。これに関連し
ても図５の回路の利点は、基準ニューロンＭＯＳＦＥＴ
を使用せず、従ってマッチング問題が発生しないことに
ある。
【００５４】図５に示されているように１つの段が切換
えにより調整段としても増幅器段としても動作し、図３
又は４に示されているような更なる増幅器段においても
同時に一緒に調整される組合せも可能である。
【００５５】図６及び７には図３及び４の多重カレント
ミラーＳＳの実施例が示され、図６には簡単な多重カレ
ントミラーの詳細な回路が示され、図７にはカスケード
接続された多重カレントミラーのそれぞれ１つの詳細な
回路が示されている。これらの２つの回路の相違点は、
図７の回路が図６の回路に比して大幅により大きい出力
インピーダンスを有し、ひいては、電流源の出力側に加
わる電圧に対する出力電流の依存性が大幅により小さい
ことにあり、これは増幅器段の線形特性に好適に作用す
る。しかし図６の回路では ＶＤＤと出力側との間の所
要の最小電圧降下が図７の回路の場合に比して小さく、
これは増幅器段の制御能力を高める。
【００５６】図８は任意の数の同一の出力側を有する電
流源回路を示す。注意すべき点は、図８の回路の中で”
！”により示されているトランジスタのトランジスタサ
イズは、そのほかに使用されているトランジスタサイズ
の０．１〜０．２５にすぎない点である。
【００５７】この回路の動作原理に起因して、この回路
は一方では、非常に大きい出力抵抗を有し、その際、Ｖ
ＤＤと出力側との間の所要の最小電圧降下は、図７の回
路の場合に比して大幅に小さい。しかし更にこの回路の
動作原理に起因して、確かにすべての出力電流が同一で
はあるが、しかしすべての出力電流が入力電流の値に完
全には決して達しない。しかし、図４の回路の中のカレ
ントミラーＳＳの機能に関する説明に相応して、最後に
述べた特性はこの場合には何等の制約も意味せず、従っ
て図８の回路はその良好な特性、すなわち高い出力抵抗
と、ＶＤＤと出力側との間の小さい所要最小電圧降下と
を結合するとのその良好な特性に起因して、図４の回路
の中での使用に非常に適する。
【００５８】勿論、図示のすべての装置を相補的に構成
することも可能であり、その際、端子ＶＤＤ及びＶＳＳ
が交換され、使用されるｎチャネルタイプはｐチャネタ
イプにより置換しなければならない。
【図面の簡単な説明】
【図１】ニューロンＭＯＳトランジスタを有する大信号
線形増幅器の回路図である。
【図２】零点シフトを説明するための図１の増幅器の伝
達特性を概略的に示す線図である。
【図３】図１のｋ個の増幅器を有する本発明の装置の第
１の実施の形態の回路図である。
【図４】図１のｋ個の増幅器を有する本発明の装置の第
２の実施の形態の回路図である。
【図５】図１の増幅器を基礎にした本発明の装置の第３
の実施の形態の回路図である。
【図６】図３及び図４の多重カレントミラーＳＳの１つ
の実施の形態の回路図である。
【図７】図３及び図４の多重カレントミラーＳＳの１つ
の実施の形態の回路図である。
【図８】図４のカレントミラーＳＳの代りに同様に可能
な多重電流源回路の１つの実施の形態の回路図である。
【符号の説明】
ＳＳ 多重カレントミラー Ｔ２０，０ ＭＯＳＦＥＴトランジスタ Ｔ２０，ｋ ＭＯＳＦＥＴトランジスタ Ｔ１０，０ ニューロンＭＯＳトランジスタ Ｔ１０，ｋ ニューロンＭＯＳトランジスタ Ｖ２０ 電圧源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス ルック ドイツ連邦共和国 ミュンヘン ヴァイデ ナー シュトラーセ 19 (72)発明者 ドリス シュミット−ラントズィーデル ドイツ連邦共和国 オットーブルン ルー トヴィッヒ−トーマ−シュトラーセ ４

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ニューロンＭＯＳトランジスタを有する
    増幅器回路の中の自動調整動作点調整装置において、調
    整段（０）と前記調整段（０）に実質的に同一に構成さ
    れている少なくとも１つの増幅器段（１．．．ｋ）とを
    設け、調整段（０）および前記増幅器段（１．．．ｋ）
    はそれぞれ１つのＭＯＳＦＥＴトランジスタ（Ｔ２０，
    ０．．Ｔ２０，ｋ）とそれぞれ１つのニューロンＭＯＳ
    トランジスタ（Ｔ１０，０．．．Ｔ１０，ｋ）とのそれ
    ぞれ１つの直列接続を有し、それぞれ１つの前記ＭＯＳ
    ＦＥＴトランジスタ（Ｔ２０，０．．Ｔ２０，ｋ）との
    すべてのゲートをそれぞれ１つの共通の電圧源（Ｖ２
    ０）に接続し、前記調整段（０）と少なくとも１つの前
    記増幅器段（１．．．ｋ）との回路を、前記調整段
    （０）と少なくとも１つの前記増幅器段（１．．．ｋ）
    とを通過して同一の大きい電流（Ｉ）が流れるように構
    成し、前記調整段（０）に所属のニューロンＭＯＳトラ
    ンジスタ（Ｔ１０，０）の入力ゲート（ｗIN,1．．ｗ
    IN,n）が、実質的に同一に構成されている少なくとも１
    つの増幅器段（１．．．ｋ）の中に複数の増幅器入力側
    （ＩＮ1（Ｔ１０，０）．．．ＩＮn（Ｔ１０，０））を
    形成し、前記入力ゲート（ｗIN,1．．ｗIN,n）を基準電
    位（ＧＮＤ）に接続し、前記調整段（０）に所属のニュ
    ーロンＭＯＳトランジスタ（Ｔ１０，０）の帰還ゲート
    （ｗOUT）を電圧源に接続し、前記電圧源は少なくとも
    １つの前記増幅器段の零点電圧（Ｖ0）のための目標値
    （Ｖ0,soll）を供給し、少なくとも１つの前記増幅器段
    に所属のニューロンＭＯＳトランジスタ（Ｔ１０，
    １．．．Ｔ１０，ｋ）の帰還ゲート（ｗOUT）を、それ
    ぞれの前記増幅器段（１．．．ｋ）の１つの出力側（Ｏ
    ＵＴ１．．．ＯＵＴｋ）に帰還することを特徴とするニ
    ューロンＭＯＳトランジスタを有する増幅器回路の中の
    自動調整動作点調整装置。
  2. 【請求項２】 調整段（０）と少なくとも１つの増幅器
    段（１．．．ｋ）との中に同一の大きさの電流を次のよ
    うな手段により発生させる、すなわち、多重カレントミ
    ラー（ＳＳ）に１つの入力側（Ｅ）と少なくとも１つの
    出力側（Ａ１．．．Ａｋ）を設け、前記多重カレントミ
    ラー（ＳＳ）の１つの入力側（Ｅ）を調整段に接続し、
    前記多重カレントミラー（ＳＳ）の少なくとも１つの出
    力側のうちのそれぞれ１つの出力側をそれぞれ１つの増
    幅器段に接続することにより発生させることを特徴とす
    る請求項１に記載のニューロンＭＯＳトランジスタを有
    する増幅器回路の中の自動調整動作点調整装置。
  3. 【請求項３】 調整段（０）と少なくとも１つの増幅器
    段（１．．．ｋ）との中に同一の大きさの電流（Ｉ）を
    次のような手段により発生させ、すなわち、多重カレン
    トミラー（ＳＳ）又は電流源回路に、入力側（Ｅ）、第
    １の出力側（Ａ０）及び少なくとも１つの別の出力側
    （Ａ１．．．Ａｋ）を設け、前記多重カレントミラー
    （ＳＳ）又は電流源回路の入力側を、前記電流（Ｉ）を
    供給する電流源（Ｉ０）に接続し、前記調整段（０）を
    前記多重カレントミラー（ＳＳ）又は前記電流源回路の
    前記第１の出力側（Ａ０）に接続し、前記多重カレント
    ミラー（ＳＳ）又は前記電流源回路の少なくとも１つの
    別の出力側のうちのそれぞれ１つの前記出力側をそれぞ
    れの前記増幅器段（１．．．ｋ）に接続することにより
    発生させ、前記調整段（０）と少なくとも１つの前記増
    幅器段とのニューロンＭＯＳトランジスタが付加的な調
    整ゲート（ｗADJ）を有し、前記調整ゲート（ｗADJ）を
    前記調整段（０）の出力側（ＯＵＴ０）に接続すること
    を特徴とする請求項１に記載のニューロンＭＯＳトラン
    ジスタを有する増幅器回路の中の自動調整動作点調整装
    置。
  4. 【請求項４】 少なくとも１つの増幅器段を電子スイッ
    チ（Ｓ，Ｓ′，Ｓ１．．Ｓ４）を用いて規則的な時間間
    隔で調整段としてスイッチオンし、ニューロンＭＯＳト
    ランジスタ（Ｔ１０）の入力ゲートは選択的に前記増幅
    器段の入力側（ＩＮ1．．．ＩＮn）又は基準電位（ＧＮ
    Ｄ）にスイッチング可能であり、前記ニューロンＭＯＳ
    トランジスタ（Ｔ１０）の調整ゲート（ｗADJ）は前記
    増幅器段の内部出力側（ＯＵＴ，ｉｎｔ）にスイッチン
    グ可能であり、帰還ゲート（ｗOUT）は、零点電圧の目
    標値（Ｖ0,soll）を有する電圧源にスイッチング可能で
    あり、前記内部出力側（ＯＵＴ，ｉｎｔ）は帰還ゲート
    と前記増幅器段の外部出力側とにスイッチング可能であ
    ることを特徴とする請求項１に記載のニューロンＭＯＳ
    トランジスタを有する増幅器回路の中の自動調整動作点
    調整装置。
JP9196833A 1996-07-25 1997-07-23 ニューロンｍｏｓトランジスタを有する増幅器回路の中の自動調整動作点調整装置 Abandoned JPH10116309A (ja)

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