JPH0252308B2 - - Google Patents
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- JPH0252308B2 JPH0252308B2 JP56101935A JP10193581A JPH0252308B2 JP H0252308 B2 JPH0252308 B2 JP H0252308B2 JP 56101935 A JP56101935 A JP 56101935A JP 10193581 A JP10193581 A JP 10193581A JP H0252308 B2 JPH0252308 B2 JP H0252308B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
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- Engineering & Computer Science (AREA)
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は集積化が容易なアナログ信号の４象限
半導体乗算回路に関する。
半導体乗算回路に関する。
アナログ電気信号を効果的に処理する場合、複
数個のアナログ信号を互いにたし合わせる加算回
路、一方のアナログ信号から他方のアナログ信号
を減ずる減算回路、２個のアナログ信号を互いに
かけ算する乗算回路等の演算回路が必要である。
数個のアナログ信号を互いにたし合わせる加算回
路、一方のアナログ信号から他方のアナログ信号
を減ずる減算回路、２個のアナログ信号を互いに
かけ算する乗算回路等の演算回路が必要である。
従来の４象限アナログ信号乗算回路（以後、従
来の乗算回路と呼ぶ）は特性が等しいか、あるい
は互いに極めて近い２個の電界効果トランジスタ
（以後、FETと呼ぶ）、抵抗と演算増幅器（以後、
OP ampと呼ぶ）より成る電流／電圧変換回路
（以後、Ｉ／Ｖ変換回路と呼ぶ）が２個、抵抗と
OP ampより成る減算回路より構成されていた。
ところが該従来の乗算回路あるいは該従来の乗算
回路と他の回路を１個の半導体チツプ上に集積化
する場合、以下に述べる多大が不都合な結果を生
じ、高密度の集積化が全く不可能であつた。この
理由は多数の抵抗をチツプ上に形成するために生
ずる。従来の乗算回路には、 (1) 集積化抵抗の比抵抗が極めて小さい。従つて
所望の抵抗値を得るために、極めて大きな面積
が必要となり、高密度の集積化ができない。
来の乗算回路と呼ぶ）は特性が等しいか、あるい
は互いに極めて近い２個の電界効果トランジスタ
（以後、FETと呼ぶ）、抵抗と演算増幅器（以後、
OP ampと呼ぶ）より成る電流／電圧変換回路
（以後、Ｉ／Ｖ変換回路と呼ぶ）が２個、抵抗と
OP ampより成る減算回路より構成されていた。
ところが該従来の乗算回路あるいは該従来の乗算
回路と他の回路を１個の半導体チツプ上に集積化
する場合、以下に述べる多大が不都合な結果を生
じ、高密度の集積化が全く不可能であつた。この
理由は多数の抵抗をチツプ上に形成するために生
ずる。従来の乗算回路には、 (1) 集積化抵抗の比抵抗が極めて小さい。従つて
所望の抵抗値を得るために、極めて大きな面積
が必要となり、高密度の集積化ができない。
(2) チツプ内、チツプ間、ウエハー間、ロツト間
における比抵抗値のばらつきが大きい。この結
果デバイス間に多大な特性のばらつきが生ず
る。
における比抵抗値のばらつきが大きい。この結
果デバイス間に多大な特性のばらつきが生ず
る。
(3) 抵抗の消費電力が大きいため、チツプの総消
費電力およびチツプの温度上昇が極めて大き
い。
費電力およびチツプの温度上昇が極めて大き
い。
(4) 比抵抗値は電圧と非線形の関係にあるから、
乗算結果に大きな誤差を伴なうばかりか、非線
形歪をも生ずる などの欠点があつた。
乗算結果に大きな誤差を伴なうばかりか、非線
形歪をも生ずる などの欠点があつた。
本発明の目的は、上述した従来の乗算回路の欠
点を解消すべく、一切の抵抗を除去し、精度の向
上と高密度化を図ることに特徴があるアナログ信
号乗算回路を提供することにある。
点を解消すべく、一切の抵抗を除去し、精度の向
上と高密度化を図ることに特徴があるアナログ信
号乗算回路を提供することにある。
本発明の乗算回路はFET、積分回路、スイツ
チ、コンデンサあるいは静電容量（以後、簡に容
量と呼ぶ）等で構成され、抵抗を一切使用しない
から、前記した従来の乗算回路の欠点を全て除去
する上、集積度の高密度化に最適である。
チ、コンデンサあるいは静電容量（以後、簡に容
量と呼ぶ）等で構成され、抵抗を一切使用しない
から、前記した従来の乗算回路の欠点を全て除去
する上、集積度の高密度化に最適である。
本発明によればドレイン（またはソース）が互
いに接続された第１の電界効果トランジスタ（以
後FETと呼ぶ）と第２のFETを備え、演算増幅
器、静電容量（コンデンサ）、スイツチより成り、
該第１のFETに流れるドレイン電流を積分し、
電圧に変換する第１の積分回路、該第１の積分回
路と同一構成で、かつ該第２のFETに流れるド
レイン電流を積分し、電圧に変換する第２の積分
回路、少なくとも１個以上のスイツチとコンデン
サより成り、該第１の積分回路の出力信号と該第
２の積分回路の出力信号の差を得る減算回路およ
び演算増幅器、コンデンサ、スイツチより成り、
該減算回路の出力信号を積分する第３の積分回路
より構成され、該第１のFETのソース（または
ドレイン）と該第１の積分回路の入力、該第２の
FETのソース（またはドレイン）と該第２の積
分回路の入力、該第１の積分回路の出力と該減算
回路の一方の入力、該第２の積分回路の出力と該
減算回路の他方の入力、該減算回路の出力と該第
３の積分回路の入力をそれぞれ接続したことを特
徴とするアナログ信号乗算回路が得られる。
いに接続された第１の電界効果トランジスタ（以
後FETと呼ぶ）と第２のFETを備え、演算増幅
器、静電容量（コンデンサ）、スイツチより成り、
該第１のFETに流れるドレイン電流を積分し、
電圧に変換する第１の積分回路、該第１の積分回
路と同一構成で、かつ該第２のFETに流れるド
レイン電流を積分し、電圧に変換する第２の積分
回路、少なくとも１個以上のスイツチとコンデン
サより成り、該第１の積分回路の出力信号と該第
２の積分回路の出力信号の差を得る減算回路およ
び演算増幅器、コンデンサ、スイツチより成り、
該減算回路の出力信号を積分する第３の積分回路
より構成され、該第１のFETのソース（または
ドレイン）と該第１の積分回路の入力、該第２の
FETのソース（またはドレイン）と該第２の積
分回路の入力、該第１の積分回路の出力と該減算
回路の一方の入力、該第２の積分回路の出力と該
減算回路の他方の入力、該減算回路の出力と該第
３の積分回路の入力をそれぞれ接続したことを特
徴とするアナログ信号乗算回路が得られる。
以下図面を用いて詳細に説明する。
第１図は従来の乗算回路を示し、１，２は電気
的特性が互いに全く等しいかあるいは極めて近い
MOS構造のFET（以後MOSTと呼ぶ）、３はOP
amp４と抵抗５より成る第１のＩ／Ｖ変換回路、
６はOP amp７と抵抗８より成る第２のＩ／Ｖ変
換回路、９はOP amp１０と抵抗１１，１２，１
３，１４より成る減算回路、１５は出力端子、２
１，２２，２３，２４は信号電圧あるいはバイア
ス電圧を印加する端子である。今、端子２１より
MOST１のゲートへ直流電圧VGに重畳された第
１のアナログ信号電圧vg，即ち、VG＋vgが、端
子２２よりMOST２のゲートへ該直流電圧VGの
みが、それぞれ印加されているとする。また端子
２３よりMOST１およびMOST２の一方の拡散
層、例えばドレイン、へ直流電圧VDに重畳され
た第２のアナログ信号vd、即ち、VD＋vdが、端
子２４へ該直流電圧VDが、それぞれ印加されて
いるとする。なお該端子２１，２２，２３，２４
への該印加電圧の値は該MOST１およびMOST
２がいずれも３極管領域で動作する範囲内とす
る。また第１および第２のアナログ信号、即ち
vgおよびvdは正および負のいずれの値でもかま
わない。以下では一例として該MOST１および
MOST２がｎチヤネルのMOSTと仮定して、該
従来の乗算回路が乗算機能を達成することを説明
する。
的特性が互いに全く等しいかあるいは極めて近い
MOS構造のFET（以後MOSTと呼ぶ）、３はOP
amp４と抵抗５より成る第１のＩ／Ｖ変換回路、
６はOP amp７と抵抗８より成る第２のＩ／Ｖ変
換回路、９はOP amp１０と抵抗１１，１２，１
３，１４より成る減算回路、１５は出力端子、２
１，２２，２３，２４は信号電圧あるいはバイア
ス電圧を印加する端子である。今、端子２１より
MOST１のゲートへ直流電圧VGに重畳された第
１のアナログ信号電圧vg，即ち、VG＋vgが、端
子２２よりMOST２のゲートへ該直流電圧VGの
みが、それぞれ印加されているとする。また端子
２３よりMOST１およびMOST２の一方の拡散
層、例えばドレイン、へ直流電圧VDに重畳され
た第２のアナログ信号vd、即ち、VD＋vdが、端
子２４へ該直流電圧VDが、それぞれ印加されて
いるとする。なお該端子２１，２２，２３，２４
への該印加電圧の値は該MOST１およびMOST
２がいずれも３極管領域で動作する範囲内とす
る。また第１および第２のアナログ信号、即ち
vgおよびvdは正および負のいずれの値でもかま
わない。以下では一例として該MOST１および
MOST２がｎチヤネルのMOSTと仮定して、該
従来の乗算回路が乗算機能を達成することを説明
する。
今該vdが正の時、該vgの符号に関係なく、
MOST１のドレイン電流IPおよびMOST２のド
レイン電流INはそれぞれ矢印201および矢印202
の方向に流れ、その値はそれぞれ、 IP＝Ｂ（VG＋vg−VD−vd／２−VT）vd (1) IN＝Ｂ（VG−VD−vd／２−VT）vd (2) で与えられる。ここでＢは該MOST１あるいは
MOST２の個有な特性定数、VTは該MOST１
およびMOST２の閾値電圧である。該電流IPお
よびINはそれぞれ該抵抗５および該抵抗８に流
れる。従つて、該第１のＩ／Ｖ変換回路３の出力
電圧は端子２４への印加電圧VDより該抵抗５に
生ずる電圧降下の値を引いた値となる。同様に該
第２のＩ／Ｖ変換回路６の出力電圧は該直流電圧
VDより該抵抗８に生ずる電圧降下の値を引いた
値となる。即ち、該第１（第２）のＩ／Ｖ変換回
路は該第１（第２）のMOSTに流れるドレイン電
流IP（IN）を該抵抗５(8)の両端に生ずる電圧に変
換し、該抵抗５(8)の抵抗値を比例定数とする電
流／電圧変換の働きをする。該減算回路９は該第
１および該第２のＩ／Ｖ変換回路、即ち、３およ
び６、の出力信号の差を演算し、減算結果を端子
１５に生ずる。該減算結果は前記第１および第２
のアナログ信号、即ち、vgおよびvd、の積に比
例し、比例定数は前記特性定数Ｂおよび、抵抗
５，８，１１，１２，１３，１４の抵抗値で与え
られる。以上、該vdが正の場合について述べた。
同様に、該vdが負の場合も、該vgの符号に関係
なく、端子１５より得られる出力信号は該vgと
vdの積に比例する。
MOST１のドレイン電流IPおよびMOST２のド
レイン電流INはそれぞれ矢印201および矢印202
の方向に流れ、その値はそれぞれ、 IP＝Ｂ（VG＋vg−VD−vd／２−VT）vd (1) IN＝Ｂ（VG−VD−vd／２−VT）vd (2) で与えられる。ここでＢは該MOST１あるいは
MOST２の個有な特性定数、VTは該MOST１
およびMOST２の閾値電圧である。該電流IPお
よびINはそれぞれ該抵抗５および該抵抗８に流
れる。従つて、該第１のＩ／Ｖ変換回路３の出力
電圧は端子２４への印加電圧VDより該抵抗５に
生ずる電圧降下の値を引いた値となる。同様に該
第２のＩ／Ｖ変換回路６の出力電圧は該直流電圧
VDより該抵抗８に生ずる電圧降下の値を引いた
値となる。即ち、該第１（第２）のＩ／Ｖ変換回
路は該第１（第２）のMOSTに流れるドレイン電
流IP（IN）を該抵抗５(8)の両端に生ずる電圧に変
換し、該抵抗５(8)の抵抗値を比例定数とする電
流／電圧変換の働きをする。該減算回路９は該第
１および該第２のＩ／Ｖ変換回路、即ち、３およ
び６、の出力信号の差を演算し、減算結果を端子
１５に生ずる。該減算結果は前記第１および第２
のアナログ信号、即ち、vgおよびvd、の積に比
例し、比例定数は前記特性定数Ｂおよび、抵抗
５，８，１１，１２，１３，１４の抵抗値で与え
られる。以上、該vdが正の場合について述べた。
同様に、該vdが負の場合も、該vgの符号に関係
なく、端子１５より得られる出力信号は該vgと
vdの積に比例する。
次に従来の乗算回路を集積化した場合、該乗算
回路の総面積と抵抗の占める面積を見積ることに
する。該閾値電圧VTが約−4V、チヤネル幅が
200μｍ，ゲート長が10μｍであるｎチヤネルの
MOSTを該MOST１および２に用いるとすれば、
前記ドレイン電流IPは約0.75ｍＡ，INは約0.65ｍ
Ａとなる。但し、該vdおよびvgはいずれも0.5V，
該VDおよび該VGはいずれも零ボルトとする。
従つて、該抵抗５，８，１１，１２，１３，１４
の抵抗値をいずれも10KΩとすれば、端子１５の
出力信号は約1Vとなる。比抵抗10Ω／口の拡散
層を用いて10KΩの抵抗を実現すると、幅は10μ
ｍ、長さは１cmとなる。通常このような抵抗は、
抵抗間にギヤツプを設けた折曲げ構造とする。今
該ギヤツプを10μｍとすると、10KΩの抵抗を実
現するために必要な面積は２×105μm2となる。従
つて、６個の該抵抗５，８，１１，１２，１３，
１４の総面積は1.2×106μm2となる。一方１個の
OP ampは約1.6×105μm2程度で実現が可能であ
るから、３個のOP amp４，７，１０の総面積は
4.8×105μm2である。これより従来の乗算回路の
総面積（約1.68×106μm2）に対する該抵抗の占め
る面積の割り合いは約72％にもなり、高密度集積
化に極めて不利であることがわかる。
回路の総面積と抵抗の占める面積を見積ることに
する。該閾値電圧VTが約−4V、チヤネル幅が
200μｍ，ゲート長が10μｍであるｎチヤネルの
MOSTを該MOST１および２に用いるとすれば、
前記ドレイン電流IPは約0.75ｍＡ，INは約0.65ｍ
Ａとなる。但し、該vdおよびvgはいずれも0.5V，
該VDおよび該VGはいずれも零ボルトとする。
従つて、該抵抗５，８，１１，１２，１３，１４
の抵抗値をいずれも10KΩとすれば、端子１５の
出力信号は約1Vとなる。比抵抗10Ω／口の拡散
層を用いて10KΩの抵抗を実現すると、幅は10μ
ｍ、長さは１cmとなる。通常このような抵抗は、
抵抗間にギヤツプを設けた折曲げ構造とする。今
該ギヤツプを10μｍとすると、10KΩの抵抗を実
現するために必要な面積は２×105μm2となる。従
つて、６個の該抵抗５，８，１１，１２，１３，
１４の総面積は1.2×106μm2となる。一方１個の
OP ampは約1.6×105μm2程度で実現が可能であ
るから、３個のOP amp４，７，１０の総面積は
4.8×105μm2である。これより従来の乗算回路の
総面積（約1.68×106μm2）に対する該抵抗の占め
る面積の割り合いは約72％にもなり、高密度集積
化に極めて不利であることがわかる。
第２図は本発明の４象限アナログ信号乗算回路
の具体的な回路構成の一例である。１，２は電気
的特性が互いに全く等しいかあるいは該電気的特
性が互いに極めて近いMOSTである。２１，２
２，２３，２４はそれぞれ第１，第２，第３，第
４の信号源に接続される端子、２０１および２０
２はそれぞれドレイン電流IPおよびINの方向で
ある。３０は第１のOP amp３１、第１のコンデ
ンサあるいは静電容量（以後簡に容量と呼ぶ）３
２および第１のMOSTスイツチより成る第１の
積分回路、３４および３５はそれぞれ該第１の積
分回路３０の入力および出力端子、３６は第１の
電圧パルス源に接続される端子である。４０は第
２のOP amp４１，第２の容量４２，第２の
MOSTスイツチ４３より成る第２の積分回路、
４４および４５はそれぞれ該第２の積分回路４０
の入力および出力端子である。５０は第３の容量
５１および第３、第４、第５、第６のMOSTス
イツチ５２，５３，５４，５５より成る減算回
路、６１は第２の電圧パルス源に接続される端
子、６２は第３の電圧パルス源に接続される端
子、６３，６４は該第３の容量５１の両端の端
子、６５，６６，６７，６８はそれぞれ該減算回
路５０の第１、第２、第３、第４の端子である。
７０は第３のOP amp71、第４の容量72、第７の
MOSTスイツチ７３より成る第３の積分回路で、
７４と７５はそれぞれ該第３の積分回路の入力と
出力、７６は第４の電圧パルス源に接続される端
子である。
の具体的な回路構成の一例である。１，２は電気
的特性が互いに全く等しいかあるいは該電気的特
性が互いに極めて近いMOSTである。２１，２
２，２３，２４はそれぞれ第１，第２，第３，第
４の信号源に接続される端子、２０１および２０
２はそれぞれドレイン電流IPおよびINの方向で
ある。３０は第１のOP amp３１、第１のコンデ
ンサあるいは静電容量（以後簡に容量と呼ぶ）３
２および第１のMOSTスイツチより成る第１の
積分回路、３４および３５はそれぞれ該第１の積
分回路３０の入力および出力端子、３６は第１の
電圧パルス源に接続される端子である。４０は第
２のOP amp４１，第２の容量４２，第２の
MOSTスイツチ４３より成る第２の積分回路、
４４および４５はそれぞれ該第２の積分回路４０
の入力および出力端子である。５０は第３の容量
５１および第３、第４、第５、第６のMOSTス
イツチ５２，５３，５４，５５より成る減算回
路、６１は第２の電圧パルス源に接続される端
子、６２は第３の電圧パルス源に接続される端
子、６３，６４は該第３の容量５１の両端の端
子、６５，６６，６７，６８はそれぞれ該減算回
路５０の第１、第２、第３、第４の端子である。
７０は第３のOP amp71、第４の容量72、第７の
MOSTスイツチ７３より成る第３の積分回路で、
７４と７５はそれぞれ該第３の積分回路の入力と
出力、７６は第４の電圧パルス源に接続される端
子である。
第３図は第２図に示した該端子２１，２３，３
６，６１，６２，７６への印加電圧、および端子
３５あるいは４５の電位を示したものである。な
お横軸は時間軸である。１０１は直流電圧VGに
重畳された第１のアナログ信号電圧vg，即ち、
VG＋vgで、端子２１へ印加される。１０２は直
流電圧VDに重畳された第２のアナログ信号電圧
vd，即ち、VD＋vdで、端子２３へ印加される。
なお図示しないが、該直流電圧VGおよび該直流
電圧VDもそれぞれ該端子２２および２４へ印加
される。１０３は該端子３６へ印加される周期的
な第１の電圧パルスである。該第１の電圧パルス
１０３が高レベルにある期間、該第１、第２の
MOSTスイツチ３３，３４は導通状態となるか
ら、第１、第２の該容量３２，４２は短絡され
る。従つて、該第１、第２の容量３２，４２に充
電されている電荷は放電される。一方、該第１の
電圧パルス１０３が低レベルにある期間、該第
１、第２のMOSTスイツチ３３，３４は非導通
状態となるから、該MOST１，２にそれぞれ流
れるドレイン電流IP，INはそれぞれ該第１、第
２の容量３２，４３に積分される。１０４は端子
３５あるいは４５に現われる電位変化の一例であ
る。１０５は該端子６１および該端子７６へ印加
される周期的な第２の電圧パルスで、該第２の電
圧パルスが高レベルおよび低レベルにある期間、
該第３、第４、第７のMOSTスイツチ５２，５
３，７３はそれぞれ導通および非導通状態とな
る。１０６は端子６２へ印加される周期的な第３
の電圧パルスで、該第３の電圧パルスが高レベル
および低レベルにある期間、該第５、第６の
MOSTスイツチ５４，５５はそれぞれ導通およ
び非導通状態となる。なお該端子２１，２２，２
３，２４への印加電圧の範囲は、第１図の説明と
同様、該MOST１および該MOST２が３極管領
域で動作する範囲内とする。また該第１のアナロ
グ信号電圧vgおよび該第２アナログ信号電圧vd
は正あるいは負のいずれの値をもとることができ
る。
６，６１，６２，７６への印加電圧、および端子
３５あるいは４５の電位を示したものである。な
お横軸は時間軸である。１０１は直流電圧VGに
重畳された第１のアナログ信号電圧vg，即ち、
VG＋vgで、端子２１へ印加される。１０２は直
流電圧VDに重畳された第２のアナログ信号電圧
vd，即ち、VD＋vdで、端子２３へ印加される。
なお図示しないが、該直流電圧VGおよび該直流
電圧VDもそれぞれ該端子２２および２４へ印加
される。１０３は該端子３６へ印加される周期的
な第１の電圧パルスである。該第１の電圧パルス
１０３が高レベルにある期間、該第１、第２の
MOSTスイツチ３３，３４は導通状態となるか
ら、第１、第２の該容量３２，４２は短絡され
る。従つて、該第１、第２の容量３２，４２に充
電されている電荷は放電される。一方、該第１の
電圧パルス１０３が低レベルにある期間、該第
１、第２のMOSTスイツチ３３，３４は非導通
状態となるから、該MOST１，２にそれぞれ流
れるドレイン電流IP，INはそれぞれ該第１、第
２の容量３２，４３に積分される。１０４は端子
３５あるいは４５に現われる電位変化の一例であ
る。１０５は該端子６１および該端子７６へ印加
される周期的な第２の電圧パルスで、該第２の電
圧パルスが高レベルおよび低レベルにある期間、
該第３、第４、第７のMOSTスイツチ５２，５
３，７３はそれぞれ導通および非導通状態とな
る。１０６は端子６２へ印加される周期的な第３
の電圧パルスで、該第３の電圧パルスが高レベル
および低レベルにある期間、該第５、第６の
MOSTスイツチ５４，５５はそれぞれ導通およ
び非導通状態となる。なお該端子２１，２２，２
３，２４への印加電圧の範囲は、第１図の説明と
同様、該MOST１および該MOST２が３極管領
域で動作する範囲内とする。また該第１のアナロ
グ信号電圧vgおよび該第２アナログ信号電圧vd
は正あるいは負のいずれの値をもとることができ
る。
以下、第２図、第３図を用いて、本発明の乗算
回路の動作を詳細に説明する。今該vdが正のと
き、該vgの符号に関係なく、該MOST１のドレ
イン電流IPおよび該MOST２のドレイン電流IN
は、それぞれ矢印２０１および矢印２０２の方向
に流れ、その値は、それぞれ前出の(1)式および(2)
式で与えられる。時該ｔ＝０よりも以前の期間、
該第１の電圧パルス１０３は高レベルであるか
ら、該第１、第２のMOSTスイツチ３３，４３
は導通状態にあり、該第１、第２の容量３２，４
２の両端は短絡されている。従つて、該ドレイン
電流IPおよびINはそれぞれ該第１、第２の
MOSTスイツチ３３，３４を流れ、該第１およ
び第２の積分回路の出力端子３５，４５の電位は
端子２４へ印加された該直流電圧VDと同電位と
なる時刻ｔ＝０で、該電圧パルス１０３が高レベ
ルから低レベルへ変化すると、該第１、第２の
MOSTスイツチ３３，４３が非導通状態となる
から、該容量３２，４２はそれぞれ該ドレイン電
流IP，INの積分を開始する。該積分の工程は該
電圧パルス１０３が再び高レベルとなり、該第
１，第２のMOSTスイツチ３３，４３が導通状
態となる時刻ｔ＝T5まで継続される。今、時刻
ｔ＝０からｔ＝T5の期間該第１および第２のア
ナログ信号電圧vgおよびvdが一定、即ち、該ド
レイン電流IPおよびINが一定、であるとすれば、
該第１、第２の容量３２および４２に積分される
電荷量はそれぞれIPと積分時間の積およびINと
積分時間の積で与えられる。従つて、時刻ｔ＝
T3における該端子３５の電位は、 VD−IP・T3／C1 (3) で与えられ、一方該端子４５の電位は、 VD−IN・T3／C1 (4) で与えられる。但しC1は該第１、第２の容量３
２，４２の容量値である。なお、第(3)式、第(4)式
から明らかなように、該第１（第２）の積分回路
は該第１（第２）のMOSTに流れるドレイン電流
IP（IN）を該容量３２（42）に積分し、T3／C1
を比例定数とし電流を電圧に変換する積分回路で
あつて、第１図に示した従来の乗算回路に用いた
電流／電圧変換回路３および６とは、その動作お
よび原理が本質的に異なるものである。
回路の動作を詳細に説明する。今該vdが正のと
き、該vgの符号に関係なく、該MOST１のドレ
イン電流IPおよび該MOST２のドレイン電流IN
は、それぞれ矢印２０１および矢印２０２の方向
に流れ、その値は、それぞれ前出の(1)式および(2)
式で与えられる。時該ｔ＝０よりも以前の期間、
該第１の電圧パルス１０３は高レベルであるか
ら、該第１、第２のMOSTスイツチ３３，４３
は導通状態にあり、該第１、第２の容量３２，４
２の両端は短絡されている。従つて、該ドレイン
電流IPおよびINはそれぞれ該第１、第２の
MOSTスイツチ３３，３４を流れ、該第１およ
び第２の積分回路の出力端子３５，４５の電位は
端子２４へ印加された該直流電圧VDと同電位と
なる時刻ｔ＝０で、該電圧パルス１０３が高レベ
ルから低レベルへ変化すると、該第１、第２の
MOSTスイツチ３３，４３が非導通状態となる
から、該容量３２，４２はそれぞれ該ドレイン電
流IP，INの積分を開始する。該積分の工程は該
電圧パルス１０３が再び高レベルとなり、該第
１，第２のMOSTスイツチ３３，４３が導通状
態となる時刻ｔ＝T5まで継続される。今、時刻
ｔ＝０からｔ＝T5の期間該第１および第２のア
ナログ信号電圧vgおよびvdが一定、即ち、該ド
レイン電流IPおよびINが一定、であるとすれば、
該第１、第２の容量３２および４２に積分される
電荷量はそれぞれIPと積分時間の積およびINと
積分時間の積で与えられる。従つて、時刻ｔ＝
T3における該端子３５の電位は、 VD−IP・T3／C1 (3) で与えられ、一方該端子４５の電位は、 VD−IN・T3／C1 (4) で与えられる。但しC1は該第１、第２の容量３
２，４２の容量値である。なお、第(3)式、第(4)式
から明らかなように、該第１（第２）の積分回路
は該第１（第２）のMOSTに流れるドレイン電流
IP（IN）を該容量３２（42）に積分し、T3／C1
を比例定数とし電流を電圧に変換する積分回路で
あつて、第１図に示した従来の乗算回路に用いた
電流／電圧変換回路３および６とは、その動作お
よび原理が本質的に異なるものである。
該第３の電圧パルス１０５が時刻ｔ＝T2で高
レベルとなると、該第３、第４のMOSTスイツ
チ５２，５３が導通状態となるから、該第３の容
量５１の両側の該端子６３，６４はそれぞれ該端
子３５，４５と接続する。従つて、該端子６３，
６４の電位はそれぞれ該端子３５，４５の電位と
共に変化し、該第３の容量５１を充電する。次に
時該ｔ＝T3で該第３の電圧パルス１０５が高レ
ベルから低レベルへ変化すると、該第３、第４の
MOSTスイツチ５２，５３は非導通状態となり、
該第３の容量５１を該端子３５，４５より切り離
す。従つて、時刻ｔ＝T3における該第３の容量
５１の電荷量Ｑは該第３の容量５１の両端の電位
差、即ち、(3)式と(4)式の差と該第３の容量５１の
該容量値C2の積に等しい。一方、該第２の電圧
パルス１０５が高レベルである期間（ｔ＝T2か
らｔ＝T3）、該第７のMOSTスイツチ７３も導
通し、該第４の容量７２を短絡し、電荷を放電さ
せるから、端子７５の電位は端子７７に印加した
基準電圧レベル、例えば、零ボルトと等しくな
る。時刻ｔ＝T4で該第３の電圧パルス１０６が
低レベルから高レベルとなると、該第５、第６の
MOSTスイツチ５４，５５が導通状態となるか
ら、端子６４は該第４の端子６８へ印加した基準
電圧レベル、例えば、零ボルトと等しくなる。一
方端子６７は該第３の積分回路７０の入力端子７
４に接続される。従つて、該容量５１に保持され
ている電荷量Ｑの電荷は該容量７２へ全部移動す
る。従つて、該端子７５の出力電圧Ｖは該電荷量
Ｑの該容量７２の容量値C3で除した値、即ち Ｖ＝Ｂ・C2・T3／C1・C3・vg・vd (5) で与えられ、該第１のアナログ信号vgおよび該
第２のアナログ信号vdの積に比例する。比例定
数は該Ｂ，T3，C1，C2，C3で決まる。該vdが正
の場合について述べた。同様に該vdが負の場合
も該vdの符号に関係なく、端子７５より得られ
る出力信号Ｖは(5)式で与えられ、該vgと該vdの
積に比例する。
レベルとなると、該第３、第４のMOSTスイツ
チ５２，５３が導通状態となるから、該第３の容
量５１の両側の該端子６３，６４はそれぞれ該端
子３５，４５と接続する。従つて、該端子６３，
６４の電位はそれぞれ該端子３５，４５の電位と
共に変化し、該第３の容量５１を充電する。次に
時該ｔ＝T3で該第３の電圧パルス１０５が高レ
ベルから低レベルへ変化すると、該第３、第４の
MOSTスイツチ５２，５３は非導通状態となり、
該第３の容量５１を該端子３５，４５より切り離
す。従つて、時刻ｔ＝T3における該第３の容量
５１の電荷量Ｑは該第３の容量５１の両端の電位
差、即ち、(3)式と(4)式の差と該第３の容量５１の
該容量値C2の積に等しい。一方、該第２の電圧
パルス１０５が高レベルである期間（ｔ＝T2か
らｔ＝T3）、該第７のMOSTスイツチ７３も導
通し、該第４の容量７２を短絡し、電荷を放電さ
せるから、端子７５の電位は端子７７に印加した
基準電圧レベル、例えば、零ボルトと等しくな
る。時刻ｔ＝T4で該第３の電圧パルス１０６が
低レベルから高レベルとなると、該第５、第６の
MOSTスイツチ５４，５５が導通状態となるか
ら、端子６４は該第４の端子６８へ印加した基準
電圧レベル、例えば、零ボルトと等しくなる。一
方端子６７は該第３の積分回路７０の入力端子７
４に接続される。従つて、該容量５１に保持され
ている電荷量Ｑの電荷は該容量７２へ全部移動す
る。従つて、該端子７５の出力電圧Ｖは該電荷量
Ｑの該容量７２の容量値C3で除した値、即ち Ｖ＝Ｂ・C2・T3／C1・C3・vg・vd (5) で与えられ、該第１のアナログ信号vgおよび該
第２のアナログ信号vdの積に比例する。比例定
数は該Ｂ，T3，C1，C2，C3で決まる。該vdが正
の場合について述べた。同様に該vdが負の場合
も該vdの符号に関係なく、端子７５より得られ
る出力信号Ｖは(5)式で与えられ、該vgと該vdの
積に比例する。
次に本発明の乗算回路を集積化した場合、該乗
算回路の総面積と容量の占める面積を見積ること
にする。今閾値電圧が約−4V、チヤネル幅が
200μｍ，ゲート長が10μｍのｎチヤネルMOSTを
第２図に示したMOST３３，３４に用いたとす
る。このとき、該vdおよびvgをいずれも約0.5V、
該VDおよび該VGをいずれも零ボルトとすると、
前記ドレイン電流IPは約0.75ｍＡ、INは約0.65ｍ
Ａとなる。今該第１、第２、第３、第４の容量３
２，４２，５１，７２を5pF，該積分時間T3を
約50nsecとすれば、本発明の乗算回路の絶対値出
力Ｖは約1Vとなる。この値は一例として述べた
前記従来の乗算回路出力とほぼ等しい値である。
誘導体として厚さ1000Aの二酸化シリコン膜
（SiO2）を用いて、5Fの容量を４個形成すると、
該容量の占める総面積は約5.2×104μm2となる。
一方前記同様１個のOP ampの面積を約1.6×
105μm2とすれば、３個のOP ampの総面積は4.8
×105μm2となる。これより本発明の乗算回路の総
面積（約5.3×105μm2）に対する該容量の占める
面積の割り合いは9.8％となり、極めて小さく、
高密度集積化に極めて有利である。さらに、前記
したように、従来の乗算回路ではOP amp以外の
部分、即ち抵抗の占める割り合いが72％と大きか
つたのに対し、本発明の乗算器ではOP amp以外
の部分、即ち、容量の占める割り合い（9.8％）
は極めて減少する。
算回路の総面積と容量の占める面積を見積ること
にする。今閾値電圧が約−4V、チヤネル幅が
200μｍ，ゲート長が10μｍのｎチヤネルMOSTを
第２図に示したMOST３３，３４に用いたとす
る。このとき、該vdおよびvgをいずれも約0.5V、
該VDおよび該VGをいずれも零ボルトとすると、
前記ドレイン電流IPは約0.75ｍＡ、INは約0.65ｍ
Ａとなる。今該第１、第２、第３、第４の容量３
２，４２，５１，７２を5pF，該積分時間T3を
約50nsecとすれば、本発明の乗算回路の絶対値出
力Ｖは約1Vとなる。この値は一例として述べた
前記従来の乗算回路出力とほぼ等しい値である。
誘導体として厚さ1000Aの二酸化シリコン膜
（SiO2）を用いて、5Fの容量を４個形成すると、
該容量の占める総面積は約5.2×104μm2となる。
一方前記同様１個のOP ampの面積を約1.6×
105μm2とすれば、３個のOP ampの総面積は4.8
×105μm2となる。これより本発明の乗算回路の総
面積（約5.3×105μm2）に対する該容量の占める
面積の割り合いは9.8％となり、極めて小さく、
高密度集積化に極めて有利である。さらに、前記
したように、従来の乗算回路ではOP amp以外の
部分、即ち抵抗の占める割り合いが72％と大きか
つたのに対し、本発明の乗算器ではOP amp以外
の部分、即ち、容量の占める割り合い（9.8％）
は極めて減少する。
以上本発明の４象限アナログ乗算回路の構成と
動作の一例を説明した。本発明では、従来の乗算
回路を構成する上で必要であつた抵抗を完全に除
去することにより、大規模集積化を可能にしたこ
とに特徴がある。さらに小形で高精度で得られる
容量を用いるから、下にあげる多くの特徴・長所
が生み出される。
動作の一例を説明した。本発明では、従来の乗算
回路を構成する上で必要であつた抵抗を完全に除
去することにより、大規模集積化を可能にしたこ
とに特徴がある。さらに小形で高精度で得られる
容量を用いるから、下にあげる多くの特徴・長所
が生み出される。
(a) 単位面積当り、大きな値の容量を容易に集積
化できるから、集積度が向上する。
化できるから、集積度が向上する。
(b) 容量値のばらつきはチツプ内、チツプ間、ウ
エハー間、ロツト内で極めて小さくおさえるこ
とができるから、乗算回路の特性のばらつきが
極めて小さい。
エハー間、ロツト内で極めて小さくおさえるこ
とができるから、乗算回路の特性のばらつきが
極めて小さい。
(c) スタンバイ時は電流が流れないから消費電力
が小さい。
が小さい。
(d) 出力信号に歪が、ほとんど生じない。
(e) 第(5)式で示されるように、増幅率は容量比で
与えられるから、所望の値を容易に得ることが
できる上、デバイス間のばらつきが極めて小さ
い。
与えられるから、所望の値を容易に得ることが
できる上、デバイス間のばらつきが極めて小さ
い。
以上本発明の説明では該第２のアナログ信号
vdが正の場合について詳述したが、該vdが負で
あつてもかまわない。ｎチヤネルのMOSTにつ
いてのみ述べたが、ＰチヤネルのMOSTにも適
用される。電圧パルスのタイミングや極性、直流
電圧値は一例であつて、本発明の乗算回路が正常
に動作すれば、これに限定されることはない。本
説明では該vgおよび該vdが同一極性の時、該出
力信号Ｖが正となるような回路接続の一例を示し
たが、端子３５と端子６６および端子４５と端子
６５をそれぞれ接続することにより、反転出力が
得られることは明らかである。また本発明では端
子６１および７６への電圧パルスを共通の電圧パ
ルスを用いた異子電圧パルスでもいつこうにかま
わない。回路の開閉にMOSTスイツチを用いて
説明したが、スイツチング機能が満足されれば、
どのようなスイツチを用いてもかまわない。
vdが正の場合について詳述したが、該vdが負で
あつてもかまわない。ｎチヤネルのMOSTにつ
いてのみ述べたが、ＰチヤネルのMOSTにも適
用される。電圧パルスのタイミングや極性、直流
電圧値は一例であつて、本発明の乗算回路が正常
に動作すれば、これに限定されることはない。本
説明では該vgおよび該vdが同一極性の時、該出
力信号Ｖが正となるような回路接続の一例を示し
たが、端子３５と端子６６および端子４５と端子
６５をそれぞれ接続することにより、反転出力が
得られることは明らかである。また本発明では端
子６１および７６への電圧パルスを共通の電圧パ
ルスを用いた異子電圧パルスでもいつこうにかま
わない。回路の開閉にMOSTスイツチを用いて
説明したが、スイツチング機能が満足されれば、
どのようなスイツチを用いてもかまわない。
第１図は従来の４象限アナログ信号乗算回路の
回路図、第２図は本発明の４象限アナログ信号乗
算回路の具体的な回路構成の一例、第３図は第２
図の回路に印加する信号、パルスおよび出力波形
のタイミング図である。第１図において、１，２
はMOST，３，６はＩ／Ｖ変換回路、９は減算
回路、４，７，１０はOP amp、５，８，１１，
１２，１３，１４は抵抗である。第２図におい
て、１，２はMOST、３０は第１の積分回路、
４０は第２の積分回路、５０は減算回路、７０は
第３の積分回路、３１，４１，７１はOP amp、
３２，４２，５１，７２は容量、３３，４３，５
２，５３，５４，５５，７３はMOSTスイツチ
である。第３図において１０１は第１のアナログ
信号vgが重畳された直流電圧VG、１０２は第２
のアナログ信号vdが重畳された直流電圧VD、１
０３は第１の電圧パルス、１０４は端子３５ある
いは４５に現われる信号、１０５および１０６は
それぞれ第２および第３の電圧パルスである。
回路図、第２図は本発明の４象限アナログ信号乗
算回路の具体的な回路構成の一例、第３図は第２
図の回路に印加する信号、パルスおよび出力波形
のタイミング図である。第１図において、１，２
はMOST，３，６はＩ／Ｖ変換回路、９は減算
回路、４，７，１０はOP amp、５，８，１１，
１２，１３，１４は抵抗である。第２図におい
て、１，２はMOST、３０は第１の積分回路、
４０は第２の積分回路、５０は減算回路、７０は
第３の積分回路、３１，４１，７１はOP amp、
３２，４２，５１，７２は容量、３３，４３，５
２，５３，５４，５５，７３はMOSTスイツチ
である。第３図において１０１は第１のアナログ
信号vgが重畳された直流電圧VG、１０２は第２
のアナログ信号vdが重畳された直流電圧VD、１
０３は第１の電圧パルス、１０４は端子３５ある
いは４５に現われる信号、１０５および１０６は
それぞれ第２および第３の電圧パルスである。
Claims (1)
- １ ドレイン（またはソース）が互いに接続され
た第１の電界効果トランジスタ（以後FETと呼
ぶ）と第２のFETを備え、演算増幅器、静電容
量（コンデンサ）、スイツチより成り、該第１の
EFTに流れるドレイン電流を積分し、電圧に変
換する第１の積分回路、該第１の積分回路と同一
構成で、かつ該第２のFETに流れるドレイン電
流を積分し、電圧に変換する第２の積分回路、少
なくとも１個以上のスイツチとコンデンサより成
り、該第１の積分回路の出力信号と該第２の積分
回路の出力信号の差を得る減算回路および演算増
幅器、コンデンサ、スイツチより成り、該減算回
路の出力信号を積分する第３の積分回路より構成
され、該第１のFETのソース（またはドレイン）
と該第１の積分回路の入力、該第２のFETのソ
ース（またはドレイン）と該第２の積分回路の入
力、該第１の積分回路の出力と該減算回路の一方
の入力、該第２の積分回路の出力と該減算回路の
他方の入力、該減算回路の出力と該第３の積分回
路の入力をそれぞれ接続したことを特徴とするア
ナログ信号乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193581A JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193581A JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583072A JPS583072A (ja) | 1983-01-08 |
| JPH0252308B2 true JPH0252308B2 (ja) | 1990-11-13 |
Family
ID=14313764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193581A Granted JPS583072A (ja) | 1981-06-30 | 1981-06-30 | アナログ信号乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583072A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312787A (ja) * | 1985-08-22 | 1988-01-20 | 里見 仁 | 故紙処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432157U (ja) * | 1977-08-05 | 1979-03-02 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586679Y2 (ja) * | 1976-05-14 | 1983-02-04 | 菱屋精工株式会社 | 成形条件設定具を備えた成形機 |
-
1981
- 1981-06-30 JP JP10193581A patent/JPS583072A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432157U (ja) * | 1977-08-05 | 1979-03-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583072A (ja) | 1983-01-08 |
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