JP3177637B2 - パルス幅変調演算回路 - Google Patents
パルス幅変調演算回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/08—Demodulating pulses which have been modulated with a continuously-variable signal of duration- or width-mudulated pulses or of duty-cycle modulated pulses
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- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅変調信号
により時間軸上で高速高精度並列演算を行い、人間の脳
に匹敵した知能処理能力を実現するマイクロエレクトロ
ニクス分野に関するものである。
により時間軸上で高速高精度並列演算を行い、人間の脳
に匹敵した知能処理能力を実現するマイクロエレクトロ
ニクス分野に関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクス技術の発展に
ともない、知能情報処理や画像信号処理など大量の情報
処理を必要とする装置の実現化が可能となった。かかる
装置の演算処理においては一般にバイナリデジタル信号
による多ビット数値情報が使用されている。しかし、デ
ジタル回路の消費エネルギーはパルス数に比例するか
ら、多ビット数値情報を複数パルスで表現すると演算あ
たりの消費エネルギーが大きくなる。また、その信号処
理が逐次的であるために、複数の信号を並列に扱うと回
路の規模が増大するという問題点がある。このため、バ
イナリデジタル信号による多ビットの数値情報の処理に
換えてパルス幅変調（ＰＷＭ：Pulse WidthModulatio
n）信号による演算処理が検討されている。
ともない、知能情報処理や画像信号処理など大量の情報
処理を必要とする装置の実現化が可能となった。かかる
装置の演算処理においては一般にバイナリデジタル信号
による多ビット数値情報が使用されている。しかし、デ
ジタル回路の消費エネルギーはパルス数に比例するか
ら、多ビット数値情報を複数パルスで表現すると演算あ
たりの消費エネルギーが大きくなる。また、その信号処
理が逐次的であるために、複数の信号を並列に扱うと回
路の規模が増大するという問題点がある。このため、バ
イナリデジタル信号による多ビットの数値情報の処理に
換えてパルス幅変調（ＰＷＭ：Pulse WidthModulatio
n）信号による演算処理が検討されている。
【０００３】ＰＷＭ信号は２値の電圧振幅を持つ一方
で、パルス幅にアナログ情報を表現する信号である。マ
イクロエレクトロニクス技術の進歩によりかかる信号を
演算処理することのできる集積回路の基本構成要素であ
るＭＯＳトランジスタの微細化が進み、パルス幅を１ｎ
ｓの時間分解能で演算するＣＭＯＳ回路が実現できるよ
うになった。人聞の脳における知能処理の基本となる並
列積和演算は、かかる高速の大規模集積回路においてＰ
ＷＭ信号を用いることにより効率化できる。
で、パルス幅にアナログ情報を表現する信号である。マ
イクロエレクトロニクス技術の進歩によりかかる信号を
演算処理することのできる集積回路の基本構成要素であ
るＭＯＳトランジスタの微細化が進み、パルス幅を１ｎ
ｓの時間分解能で演算するＣＭＯＳ回路が実現できるよ
うになった。人聞の脳における知能処理の基本となる並
列積和演算は、かかる高速の大規模集積回路においてＰ
ＷＭ信号を用いることにより効率化できる。
【０００４】
【発明が解決しようとする課題】しかし、多ビットの数
値情報を持つＰＷＭ信号の算術演算には、パルス幅程度
の演算時間が必要となるという問題がある。例えば、１
６ビットの場合に時間分解能を１ｎｓとすると、１６ビ
ットを表現する最大パルス幅に対する演算処理時間は２
16ｎｓ即ちほぼ７０μｓ程度となり、通常のデジタル信
号処理に比較して３桁も演算時間が長くなる。このため
多ビットＰＷＭ信号演算回路においては、演算精度の向
上と共に、演算速度の向上が不可欠である。
値情報を持つＰＷＭ信号の算術演算には、パルス幅程度
の演算時間が必要となるという問題がある。例えば、１
６ビットの場合に時間分解能を１ｎｓとすると、１６ビ
ットを表現する最大パルス幅に対する演算処理時間は２
16ｎｓ即ちほぼ７０μｓ程度となり、通常のデジタル信
号処理に比較して３桁も演算時間が長くなる。このため
多ビットＰＷＭ信号演算回路においては、演算精度の向
上と共に、演算速度の向上が不可欠である。
【０００５】本発明は、かかる問題点に鑑みてなされた
もので、ＰＷＭ信号による大規模並列演算の多ビット化
・高速化を実現し、人間の脳に匹敵した知能処理能力を
実現する演算回路を提供するものである。
もので、ＰＷＭ信号による大規模並列演算の多ビット化
・高速化を実現し、人間の脳に匹敵した知能処理能力を
実現する演算回路を提供するものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明のパルス幅変調演算回路は、ｎがｍの公約数で
あるｎ個のサブパルス幅変調信号で表現されたｍビット
パルス幅変調信号を演算処理するパルス幅変調演算回路
であって、上記ｎ個のサブパルス幅変調信号に対応して
独立に演算し、演算結果をバイナリデジタル信号により
出力するそれぞれ等価なパルス変調演算回路と、このパ
ルス変調演算回路からのバイナリデジタル信号を加算す
る手段を具備する。
の本発明のパルス幅変調演算回路は、ｎがｍの公約数で
あるｎ個のサブパルス幅変調信号で表現されたｍビット
パルス幅変調信号を演算処理するパルス幅変調演算回路
であって、上記ｎ個のサブパルス幅変調信号に対応して
独立に演算し、演算結果をバイナリデジタル信号により
出力するそれぞれ等価なパルス変調演算回路と、このパ
ルス変調演算回路からのバイナリデジタル信号を加算す
る手段を具備する。
【０００７】ここで上記パルス変調演算回路は上記サブ
パルス幅変調信号に対応して電流パルスを生成する電流
パルス発生手段と、この電流パルス発生手段の生成した
電流パルスを伝送する電流バスと、この電流パルスを積
分して電荷に変換する手段と、積分された電荷の総和を
離散化して離散化データを得る手段とを具備する。
パルス幅変調信号に対応して電流パルスを生成する電流
パルス発生手段と、この電流パルス発生手段の生成した
電流パルスを伝送する電流バスと、この電流パルスを積
分して電荷に変換する手段と、積分された電荷の総和を
離散化して離散化データを得る手段とを具備する。
【０００８】また、上記パルス変調演算回路において
は、１のパルス変調演算回路を用い、サブパルス幅変調
信号ごとに時分割で演算処理する演算回路を用いること
ができる。
は、１のパルス変調演算回路を用い、サブパルス幅変調
信号ごとに時分割で演算処理する演算回路を用いること
ができる。
【０００９】
【発明の実施の形態】本発明は、多ビットの情報を有す
るＰＷＭ信号を、複数のサブＰＷＭ信号に分割して表現
することにより、元のＰＷＭ信号のパルス幅を圧縮した
上で演算処理を行うものである。
るＰＷＭ信号を、複数のサブＰＷＭ信号に分割して表現
することにより、元のＰＷＭ信号のパルス幅を圧縮した
上で演算処理を行うものである。
【００１０】例として、８ビットＰＷＭ信号を４ビット
の２つのサブＰＷＭ信号に分割する場合について説明す
る。図１に示すように、サブＰＷＭ信号をそれぞれ８ビ
ット情報の上位４ビット及び下位４ビットの２つのサブ
ＰＷＭ信号に割り当てる。２つのサブＰＷＭ信号はそれ
ぞれを独立した４ビットＰＷＭ信号演算回路で演算処理
した後合成される。
の２つのサブＰＷＭ信号に分割する場合について説明す
る。図１に示すように、サブＰＷＭ信号をそれぞれ８ビ
ット情報の上位４ビット及び下位４ビットの２つのサブ
ＰＷＭ信号に割り当てる。２つのサブＰＷＭ信号はそれ
ぞれを独立した４ビットＰＷＭ信号演算回路で演算処理
した後合成される。
【００１１】８ビットＰＷＭ信号の最大演算時間は２8
Δｔであり、４ビットＰＷＭ信号の最大演算時間は２4
Δｔである。ここでΔｔは単位ビットの最大演算時間で
ある。２8 Δｔと２4 Δｔの比は１６対１であり、した
がって、８ビットＰＷＭ信号を２つの４ビットサブＰＷ
Ｍ言号で表現して演算する場合、演算時間を最大演算時
間を１つの８ビットＰＷＭ信号で表現する場合のおよそ
１／１６に減少できる。
Δｔであり、４ビットＰＷＭ信号の最大演算時間は２4
Δｔである。ここでΔｔは単位ビットの最大演算時間で
ある。２8 Δｔと２4 Δｔの比は１６対１であり、した
がって、８ビットＰＷＭ信号を２つの４ビットサブＰＷ
Ｍ言号で表現して演算する場合、演算時間を最大演算時
間を１つの８ビットＰＷＭ信号で表現する場合のおよそ
１／１６に減少できる。
【００１２】そして、これらの結果をデジタル回路で重
み付け加算することにより、高精度に８ビット演算結果
を得ることができる。この場合の回路規模の増大は、デ
ジタル回路を含んでもたかだか３倍程度であり、演算性
能対面積比を大幅に向上できる。本発明の具体的な実施
の形態を以下に図面を参照して説明する。
み付け加算することにより、高精度に８ビット演算結果
を得ることができる。この場合の回路規模の増大は、デ
ジタル回路を含んでもたかだか３倍程度であり、演算性
能対面積比を大幅に向上できる。本発明の具体的な実施
の形態を以下に図面を参照して説明する。
【００１３】(1) 実施例１ 図２に、本発明を用いたＰ
ＷＭ信号距離演算回路を示す。入力ベクトルと参照ベク
トルからなるｋ次元ＰＷＭ信号ベクトル対について、対
応要素間の絶対値差の総和を演算することでマンハッタ
ン距離値を得る例である。ここでｋ個のＰＷＭ信号ベク
トルの各要素は、上位・下位とも４ビットのサブＰＷＭ
信号からなる８ビットＰＷＭ信号で表現されている。距
離演算の結果はバイナリデジタル信号で得られる。本回
路の構成と動作を以下に示す。
ＷＭ信号距離演算回路を示す。入力ベクトルと参照ベク
トルからなるｋ次元ＰＷＭ信号ベクトル対について、対
応要素間の絶対値差の総和を演算することでマンハッタ
ン距離値を得る例である。ここでｋ個のＰＷＭ信号ベク
トルの各要素は、上位・下位とも４ビットのサブＰＷＭ
信号からなる８ビットＰＷＭ信号で表現されている。距
離演算の結果はバイナリデジタル信号で得られる。本回
路の構成と動作を以下に示す。
【００１４】図２の回路は距離演算を行うため入力ベク
トルと参照ベクトルの各要素を表現するｋ次元の８ビッ
トＰＷＭ信号について加算処理を行う。図２において、
ｋ個の８ビットＰＷＭ信号はそれぞれｋ個の上位・下位
の４ビットサブＰＷＭ信号（図２においてＨおよびＬで
示す）で表現される。なお、８ビットで表現されたＰＷ
Ｍ信号を４ビットサブＰＷＭ信号に分割する場合には通
常の信号処理における分割手段（図示されていない）を
用いることができる。各サブＰＷＭ信号は対応するそれ
ぞれのスイッチト電流源１に入力端子２を通して入力さ
れる。
トルと参照ベクトルの各要素を表現するｋ次元の８ビッ
トＰＷＭ信号について加算処理を行う。図２において、
ｋ個の８ビットＰＷＭ信号はそれぞれｋ個の上位・下位
の４ビットサブＰＷＭ信号（図２においてＨおよびＬで
示す）で表現される。なお、８ビットで表現されたＰＷ
Ｍ信号を４ビットサブＰＷＭ信号に分割する場合には通
常の信号処理における分割手段（図示されていない）を
用いることができる。各サブＰＷＭ信号は対応するそれ
ぞれのスイッチト電流源１に入力端子２を通して入力さ
れる。
【００１５】距離演算を行うため、サブＰＷＭ信号を構
成する参照ベクトルと入力ベクトルは入力端子２を通し
てスイッチト電流源１に入力される。ここで、参照ベク
トルの各要素があらかじめＰＷＭ信号メモリ回路３に記
録される。入力された入力ベクトルの各要素ＰＷＭ信号
と、ＰＷＭ信号メモリ回路３から読み出された参照ベク
トルの各要素ＰＷＭ信号が、同時に排他的論理利回路４
に入力される。そしてそれらの絶対値差をパルス幅に持
つＰＷＭ信号が形成される。この信号によりスイッチト
電流源を動作させ、形成されたＰＷＭ信号のパルス幅時
間だけ定電流を生成して電流パルスに変換する。
成する参照ベクトルと入力ベクトルは入力端子２を通し
てスイッチト電流源１に入力される。ここで、参照ベク
トルの各要素があらかじめＰＷＭ信号メモリ回路３に記
録される。入力された入力ベクトルの各要素ＰＷＭ信号
と、ＰＷＭ信号メモリ回路３から読み出された参照ベク
トルの各要素ＰＷＭ信号が、同時に排他的論理利回路４
に入力される。そしてそれらの絶対値差をパルス幅に持
つＰＷＭ信号が形成される。この信号によりスイッチト
電流源を動作させ、形成されたＰＷＭ信号のパルス幅時
間だけ定電流を生成して電流パルスに変換する。
【００１６】上位の４ビットサブＰＷＭ信号を受けるｋ
個のスイッチト電流源の出力はそれぞれ共通電流バス５
に接続され、同様に下位の４ビットサブＰＷＭ信号を受
けるｋ個のスイッチト電流源の出力はそれぞれ共通電流
バス６に接続される。上位の各ｋ個のスイッチト電流源
で生成された電流パルスは共通電流バス５上で重ね合わ
され、一方下位の各ｋ個のスイッチト電流源で生成され
た電流パルスは共通電流バス６上で重ね合わされる。
個のスイッチト電流源の出力はそれぞれ共通電流バス５
に接続され、同様に下位の４ビットサブＰＷＭ信号を受
けるｋ個のスイッチト電流源の出力はそれぞれ共通電流
バス６に接続される。上位の各ｋ個のスイッチト電流源
で生成された電流パルスは共通電流バス５上で重ね合わ
され、一方下位の各ｋ個のスイッチト電流源で生成され
た電流パルスは共通電流バス６上で重ね合わされる。
【００１７】各重ね合わされた電流パルスはそれぞれ基
準電荷計数回路７および８において容量積分法によりパ
ルス幅の総和に比例した全電荷量Ｑtotal に変換され
る。基準電荷計数回路７および８はこのための積分機能
と、実時間でＱtotal を基準電荷を単位に離散化する機
能を持つ。上位・下位の４ビットサブＰＷＭ信号に対応
する基準電荷計数回路７および８は等価であり、例えば
図４に示す回路で構成することができる。
準電荷計数回路７および８において容量積分法によりパ
ルス幅の総和に比例した全電荷量Ｑtotal に変換され
る。基準電荷計数回路７および８はこのための積分機能
と、実時間でＱtotal を基準電荷を単位に離散化する機
能を持つ。上位・下位の４ビットサブＰＷＭ信号に対応
する基準電荷計数回路７および８は等価であり、例えば
図４に示す回路で構成することができる。
【００１８】さらに、この基準電荷計数回路７および８
において量子化誤差として生ずる余剰電荷を、電荷−時
間変換回路９および１０により時間軸上で離散化するこ
とで演算の時間分解能を改善する。上位・下位の４ビッ
トサブＰＷＭ信号に対応する電荷−時間変換回路９およ
び１０は等価であり、例えば図５に示す回路で構成する
ことができる。
において量子化誤差として生ずる余剰電荷を、電荷−時
間変換回路９および１０により時間軸上で離散化するこ
とで演算の時間分解能を改善する。上位・下位の４ビッ
トサブＰＷＭ信号に対応する電荷−時間変換回路９およ
び１０は等価であり、例えば図５に示す回路で構成する
ことができる。
【００１９】それぞれの離散化値はデジタル・カウンタ
回路１１、１２および１３、１４を用いてデジタル領域
で重み付け加算され、ＰＷＭ信号の加算結果としてバイ
ナリデジタル信号で出力される。上位・下位の４ビット
サブＰＷＭ信号に対応するデジタル・カウンタ回路１１
および１２は等価であり、さらにデジタル・カウンタ回
路１３および１４も等価である。続いて加算手段である
デジタル・カウンタ回路１５により、上位ＰＷＭ信号の
演算結果をＭＳＢ方向に４ビットシフトして下位のＰＷ
Ｍ信号の演算結果に加えることで距離演算値が得られ
る。
回路１１、１２および１３、１４を用いてデジタル領域
で重み付け加算され、ＰＷＭ信号の加算結果としてバイ
ナリデジタル信号で出力される。上位・下位の４ビット
サブＰＷＭ信号に対応するデジタル・カウンタ回路１１
および１２は等価であり、さらにデジタル・カウンタ回
路１３および１４も等価である。続いて加算手段である
デジタル・カウンタ回路１５により、上位ＰＷＭ信号の
演算結果をＭＳＢ方向に４ビットシフトして下位のＰＷ
Ｍ信号の演算結果に加えることで距離演算値が得られ
る。
【００２０】図３に、図２のＰＷＭ信号メモリ回路３の
構成例を示す。このメモリは主として多相クロック生成
回路１６とＳＲＡＭ回路列１７から構成される。生成さ
れた多相クロックはＳＲＡＭ回路列１７を先頭から連続
アドレッシングする。書き込み動作時は入力ＰＷＭ信号
を遅延時間Ｄで離散化して連続した“１”の並びとして
記録し、読み出し動作時はＳＲＡＭ回路列１７が保持す
る連続した“１”の並びを遅延時間Ｄごとに読み出すこ
とでＰＷＭ信号として再現する。これらの動作は入力Ｐ
ＷＭ信号が多相クロック回路を活性化して実行されるの
で、非同期的である。
構成例を示す。このメモリは主として多相クロック生成
回路１６とＳＲＡＭ回路列１７から構成される。生成さ
れた多相クロックはＳＲＡＭ回路列１７を先頭から連続
アドレッシングする。書き込み動作時は入力ＰＷＭ信号
を遅延時間Ｄで離散化して連続した“１”の並びとして
記録し、読み出し動作時はＳＲＡＭ回路列１７が保持す
る連続した“１”の並びを遅延時間Ｄごとに読み出すこ
とでＰＷＭ信号として再現する。これらの動作は入力Ｐ
ＷＭ信号が多相クロック回路を活性化して実行されるの
で、非同期的である。
【００２１】図４に基準電荷計数回路７（又は８）の構
成例を示す。この基準電荷計数回路は共通電流バス５又
は６において加算された電流パルスを離散化する。この
実施例における基準電荷計数回路７（又は８）は，主に
２つの積分容量１８、１９それぞれの積分電圧を外部参
照電圧と比較する２つのチョッパー型電圧比較回路２
０、２１、積分容量１８、１９の積分及び放電動作を制
御するラッチ回路２２、ラッチ回路の状態遷移ごとに短
いパルスを生成するパルス生成回路２３から構成されて
いる。
成例を示す。この基準電荷計数回路は共通電流バス５又
は６において加算された電流パルスを離散化する。この
実施例における基準電荷計数回路７（又は８）は，主に
２つの積分容量１８、１９それぞれの積分電圧を外部参
照電圧と比較する２つのチョッパー型電圧比較回路２
０、２１、積分容量１８、１９の積分及び放電動作を制
御するラッチ回路２２、ラッチ回路の状態遷移ごとに短
いパルスを生成するパルス生成回路２３から構成されて
いる。
【００２２】２つの積分容量１８と１９は等価であり、
それぞれ上面電極側に共通電流バスとの接続スイッチ２
４、２５及び放電のための接地部３０への接続スイッチ
２６、２７を持ち、下面電極は接地されている。各スイ
ッチは２つの積分容量が逆相で動作するようにラッチ回
路２２の正・反転出力端子２８、２９と接続しており、
片方の積分容量が電流バス上の電流パルスを積分する
間、もう一方は放電するように制御される。一方の積分
容量の積分電圧が外部参照電圧Ｖref と等しくなると対
応する後段の電圧比較回路２０あるいは２１の出力が反
転し、ラッチ回路２２の状態が遷移して共通電流バス６
と接続する積分容量１８または１９が入れ替わると同時
にパルス生成回路２３から短いパルスが出力される。こ
の出力パルスは後段の非同期カウンタ回路３１で計数さ
れる。この非同期カウンタ回路３１は図２のデジタル・
カウンタ回路１１、１２に相当する。
それぞれ上面電極側に共通電流バスとの接続スイッチ２
４、２５及び放電のための接地部３０への接続スイッチ
２６、２７を持ち、下面電極は接地されている。各スイ
ッチは２つの積分容量が逆相で動作するようにラッチ回
路２２の正・反転出力端子２８、２９と接続しており、
片方の積分容量が電流バス上の電流パルスを積分する
間、もう一方は放電するように制御される。一方の積分
容量の積分電圧が外部参照電圧Ｖref と等しくなると対
応する後段の電圧比較回路２０あるいは２１の出力が反
転し、ラッチ回路２２の状態が遷移して共通電流バス６
と接続する積分容量１８または１９が入れ替わると同時
にパルス生成回路２３から短いパルスが出力される。こ
の出力パルスは後段の非同期カウンタ回路３１で計数さ
れる。この非同期カウンタ回路３１は図２のデジタル・
カウンタ回路１１、１２に相当する。
【００２３】なお、上記例実施例においては２つの積分
容量１８、１９を使用しているが、例えば、１つの積分
容量を用いて同様の機能を達成しても良く、図４の基準
電荷計数回路７により本発明が限定されるものではな
い。
容量１８、１９を使用しているが、例えば、１つの積分
容量を用いて同様の機能を達成しても良く、図４の基準
電荷計数回路７により本発明が限定されるものではな
い。
【００２４】ここで、積分容量１８および１９の容量値
をＣint 、外部参照電圧値をＶrefとすると、Ｑtotal
はＱstd ＝Ｃint Ｖref を単位に離散化される。離散化
値をＡとするとＱtotal ＝ＡＱstd ＋Ｑr であり、Ｑr
（＜Ｑstd ）が量子化誤差となる。
をＣint 、外部参照電圧値をＶrefとすると、Ｑtotal
はＱstd ＝Ｃint Ｖref を単位に離散化される。離散化
値をＡとするとＱtotal ＝ＡＱstd ＋Ｑr であり、Ｑr
（＜Ｑstd ）が量子化誤差となる。
【００２５】図５に電荷−時間変換回路９および１０の
構成例を示す。この電荷−時間変換回路は上記基準電荷
計数回路７および８で生じた量子化誤差Ｑr を計測し演
算精度を高めるものである。
構成例を示す。この電荷−時間変換回路は上記基準電荷
計数回路７および８で生じた量子化誤差Ｑr を計測し演
算精度を高めるものである。
【００２６】上記電荷−時間変換回路９および１０は、
ｍ個の遅延回路３２を直列接続した多相クロック生成回
路３３と、遅延回路３２と対になるＤＦＦ回路３４を直
列接続したレジスタ回路３５から構成されている。各遅
延回路３２は立ち上がりエッジ伝播時に遅延時間以下の
シングル・パルスを生成し、この結果多相クロック生成
回路３３からｍ個の独立した連続パルス列が得られる。
各ＤＦＦ回路３４は対応する遅延回路３２の生成するパ
ルスにより片側のラッチ回路と差動ビット線３７、３８
をつなぐゲートトランジスタ３９、４０がＯＮになり、
差動ビット線の状態が書き込まれる。従って多相クロッ
ク生成回路３３により遅延時間Ｄごとの差動ビット線の
状態がレジスタ回路に記録され、またその記録内容は外
部クロックにより逐次的に読み出される。
ｍ個の遅延回路３２を直列接続した多相クロック生成回
路３３と、遅延回路３２と対になるＤＦＦ回路３４を直
列接続したレジスタ回路３５から構成されている。各遅
延回路３２は立ち上がりエッジ伝播時に遅延時間以下の
シングル・パルスを生成し、この結果多相クロック生成
回路３３からｍ個の独立した連続パルス列が得られる。
各ＤＦＦ回路３４は対応する遅延回路３２の生成するパ
ルスにより片側のラッチ回路と差動ビット線３７、３８
をつなぐゲートトランジスタ３９、４０がＯＮになり、
差動ビット線の状態が書き込まれる。従って多相クロッ
ク生成回路３３により遅延時間Ｄごとの差動ビット線の
状態がレジスタ回路に記録され、またその記録内容は外
部クロックにより逐次的に読み出される。
【００２７】図５の電荷−時間変換回路９および１０の
差動ビット線３７、３８は、図４の基準電荷計数回路７
のラッチ回路２２と接続される。Ｑtotal の離散化値Ａ
を得た後に、基準となるスイッチト電流源１と多相クロ
ック生成回路３３を同時にＯＮし、基準電流Ｉref を追
加積分しながら差動ビット線の状態をレジスタ回路に記
録する。ラッチ回路２２の状態遷移までの追加積分時間
がレジスタ回路に連続した“１”あるいは“０”の並び
として記録され、またその後段には反転後の状態が記録
される。後段の同期カウンタ回路３６は読み出しクロッ
クに同期して電荷−時間変換回路９または１０の出力を
計数し、レジスタ回路の末尾から連続して“１”あるい
は“０”を保持するＤＦＦ回路３４の数Ｂを得る。この
同期カウンタ回路３６は図２のデジタル・カウンタ回路
１３、１４に相当する。
差動ビット線３７、３８は、図４の基準電荷計数回路７
のラッチ回路２２と接続される。Ｑtotal の離散化値Ａ
を得た後に、基準となるスイッチト電流源１と多相クロ
ック生成回路３３を同時にＯＮし、基準電流Ｉref を追
加積分しながら差動ビット線の状態をレジスタ回路に記
録する。ラッチ回路２２の状態遷移までの追加積分時間
がレジスタ回路に連続した“１”あるいは“０”の並び
として記録され、またその後段には反転後の状態が記録
される。後段の同期カウンタ回路３６は読み出しクロッ
クに同期して電荷−時間変換回路９または１０の出力を
計数し、レジスタ回路の末尾から連続して“１”あるい
は“０”を保持するＤＦＦ回路３４の数Ｂを得る。この
同期カウンタ回路３６は図２のデジタル・カウンタ回路
１３、１４に相当する。
【００２８】基準電流がＱstd ＝ｓＤＩref の関係にあ
るとき、ＢはＤＩref を単位としたＱr の離散化値を与
える。このときＱr ＝ＢＤＩref ＋Ｑ´r であり、Ｑ´
r （＜ＤＩref ）が電荷−時間変換回路９または１０の
量子化誤差となる。
るとき、ＢはＤＩref を単位としたＱr の離散化値を与
える。このときＱr ＝ＢＤＩref ＋Ｑ´r であり、Ｑ´
r （＜ＤＩref ）が電荷−時間変換回路９または１０の
量子化誤差となる。
【００２９】基準電荷計数回路７で得られた離散化値Ａ
と、電荷−時間変換回路９または１０で得られた離散化
値Ｂから、ｓ＝２c のとき加算結果は２c Ａ＋Ｂとな
る。バイナリデジタル表現は非同期カウンタ回路の下位
c ビットとして同期カウンタ回路３６を接続して得られ
る。
と、電荷−時間変換回路９または１０で得られた離散化
値Ｂから、ｓ＝２c のとき加算結果は２c Ａ＋Ｂとな
る。バイナリデジタル表現は非同期カウンタ回路の下位
c ビットとして同期カウンタ回路３６を接続して得られ
る。
【００３０】このように、本実施例１のＰＷＭ信号距離
演算回路は、ｋ次元の各８ビットＰＷＭ信号をそれぞれ
ｋ個の上位および下位の４ビットサブＰＷＭ信号に分割
する。各サブＰＷＭ信号はそれぞれ距離演算回路のスイ
ッチト電流源１に入力端子２を通して接続される。上位
・下位の信号を受けるスイッチト電流源Ｈ，Ｌはそれぞ
れ対応する２つの電流バス５および６に接続される。上
位・下位の電流バスに出力された電流パルスは電流バス
５および６にそれぞれ接続された２つの積分容量１８ま
たは１９で交互に積分される。この２つ積分容量１８お
よび１９は、一方が電流を積分する間にもう一方は放電
し、積分電圧が参照電圧に達すると入れ替わるようにラ
ッチ回路により制御されている。ラッチ回路２２の状態
遷移回数を後段の非同期カウンタ３１で計数すること
で、総積分電荷量の離散化値を得ることができる。さら
に、量子化誤差として積分容量１８および１９に残った
積分電荷を、電荷−時間変換回路９または１０における
基準電流の追加積分により、その開始から参照電圧に到
達するまでの時間に変換することで、演算分解能を１桁
向上できる。
演算回路は、ｋ次元の各８ビットＰＷＭ信号をそれぞれ
ｋ個の上位および下位の４ビットサブＰＷＭ信号に分割
する。各サブＰＷＭ信号はそれぞれ距離演算回路のスイ
ッチト電流源１に入力端子２を通して接続される。上位
・下位の信号を受けるスイッチト電流源Ｈ，Ｌはそれぞ
れ対応する２つの電流バス５および６に接続される。上
位・下位の電流バスに出力された電流パルスは電流バス
５および６にそれぞれ接続された２つの積分容量１８ま
たは１９で交互に積分される。この２つ積分容量１８お
よび１９は、一方が電流を積分する間にもう一方は放電
し、積分電圧が参照電圧に達すると入れ替わるようにラ
ッチ回路により制御されている。ラッチ回路２２の状態
遷移回数を後段の非同期カウンタ３１で計数すること
で、総積分電荷量の離散化値を得ることができる。さら
に、量子化誤差として積分容量１８および１９に残った
積分電荷を、電荷−時間変換回路９または１０における
基準電流の追加積分により、その開始から参照電圧に到
達するまでの時間に変換することで、演算分解能を１桁
向上できる。
【００３１】このようにして独立に演算された上位・下
位のサブＰＷＭ信号は、最終段のデジタル・カウンタ回
路１５により加算される。この加算では上位ＰＷＭ信号
の演算結果をＭＳＢ方向に４ビットシフトして下位の演
算結果に加えている。
位のサブＰＷＭ信号は、最終段のデジタル・カウンタ回
路１５により加算される。この加算では上位ＰＷＭ信号
の演算結果をＭＳＢ方向に４ビットシフトして下位の演
算結果に加えている。
【００３２】(2) 実施例２ 図２の実施例は上位および
下位の信号がそれぞれに互いに独立の回路７、９、１
１、１３および８、１０、１２、１４により並列に処理
される構成であるが、図６に示すように、共通電流バス
４１に接続された演算回路（４２、４３等）を時分割利
用してそれぞれの演算結果を上位・下位それぞれ別のレ
ジスタに保存する構成も可能である（時分割のための回
路は図示していない）。時分割には通常電子回路で行わ
れている方法および回路を用いることができる。この場
合、各上位および下位の４ビットサブＰＷＭ信号は時分
割で共通のスイッチト電流源４４に与えられる。各スイ
ッチト電流源４４は共通の電流バス４１に接続されてい
る。共通の電流バス４１に接続された基準電荷計数回路
４２と後段の電荷−時間変換回路４３も時分割で上位お
よび下位のサブＰＷＭ信号をそれぞれ処理し、上位サブ
ＰＷＭ信号に関する出力はデジタル・カウンタ回路４
５、４７に、下位サブＰＷＭ信号に関する出力はデジタ
ル・カウンタ回路４６、４８に出力する。これらの結果
は、上位ＰＷＭ信号の演算結果をＭＳＢ方向に４ビット
シフトして下位の演算結果に加え方法でデジタル・カウ
ンタ回路４９により処理される。なおデジタル・カウン
タ回路４５、４６は図２のデジタル・カウンタ回路１
１、１２に相当し、デジタル・カウンタ回路４７、４８
は図２のデジタル・カウンタ回路１３、１４に相当す
る。デジタル・カウンタ回路４９は図２のデジタル・カ
ウンタ回路１５に相当する。
下位の信号がそれぞれに互いに独立の回路７、９、１
１、１３および８、１０、１２、１４により並列に処理
される構成であるが、図６に示すように、共通電流バス
４１に接続された演算回路（４２、４３等）を時分割利
用してそれぞれの演算結果を上位・下位それぞれ別のレ
ジスタに保存する構成も可能である（時分割のための回
路は図示していない）。時分割には通常電子回路で行わ
れている方法および回路を用いることができる。この場
合、各上位および下位の４ビットサブＰＷＭ信号は時分
割で共通のスイッチト電流源４４に与えられる。各スイ
ッチト電流源４４は共通の電流バス４１に接続されてい
る。共通の電流バス４１に接続された基準電荷計数回路
４２と後段の電荷−時間変換回路４３も時分割で上位お
よび下位のサブＰＷＭ信号をそれぞれ処理し、上位サブ
ＰＷＭ信号に関する出力はデジタル・カウンタ回路４
５、４７に、下位サブＰＷＭ信号に関する出力はデジタ
ル・カウンタ回路４６、４８に出力する。これらの結果
は、上位ＰＷＭ信号の演算結果をＭＳＢ方向に４ビット
シフトして下位の演算結果に加え方法でデジタル・カウ
ンタ回路４９により処理される。なおデジタル・カウン
タ回路４５、４６は図２のデジタル・カウンタ回路１
１、１２に相当し、デジタル・カウンタ回路４７、４８
は図２のデジタル・カウンタ回路１３、１４に相当す
る。デジタル・カウンタ回路４９は図２のデジタル・カ
ウンタ回路１５に相当する。
【００３３】上記実施例はｋ個の８ビットＰＷＭ信号を
それぞれｋ個の上位・下位の４ビットサブＰＷＭ信号に
分割したＰＷＭ信号距離演算回路に係るものであるが、
本発明はこれらの実施例に限定されるものでないことは
いうまでもない。また、本発明がＰＷＭ信号距離演算回
路に限定されるものでもない。
それぞれｋ個の上位・下位の４ビットサブＰＷＭ信号に
分割したＰＷＭ信号距離演算回路に係るものであるが、
本発明はこれらの実施例に限定されるものでないことは
いうまでもない。また、本発明がＰＷＭ信号距離演算回
路に限定されるものでもない。
【００３４】
【発明の効果】以上説明したように、本発明に係るＰＷ
Ｍ演算回路によれば、次のような効果を奏する。ｍビッ
トＰＷＭ信号をｎ個のサブＰＷＭ信号（ただしｎはｍの
公約数）で表現することで、パルス幅の最大演算時間を
２-m(1-1/n) に短縮できる。そして、各サブＰＷＭ信号
はパルス変調回路により独立に並列演算が可能であり、
演算結果をデジタル領域で合成することによりｍビット
の精度を維持できる。
Ｍ演算回路によれば、次のような効果を奏する。ｍビッ
トＰＷＭ信号をｎ個のサブＰＷＭ信号（ただしｎはｍの
公約数）で表現することで、パルス幅の最大演算時間を
２-m(1-1/n) に短縮できる。そして、各サブＰＷＭ信号
はパルス変調回路により独立に並列演算が可能であり、
演算結果をデジタル領域で合成することによりｍビット
の精度を維持できる。
【図１】多ビットＰＷＭ信号とサブＰＷＭ信号の表現方
法を示す図である。
法を示す図である。
【図２】本発明のＰＷＭ信号距離演算回路の実施例を示
す図である。
す図である。
【図３】図２のＰＷＭ信号メモリ回路を示す図である。
【図４】図２の基準電荷計数回路を示す図である。
【図５】図２の電荷−時間変換回路を示す図である。
【図６】本発明の他の実施例を示す図である。
１ スイッチト電流源 ２ 入力端子 ３ ＰＷＭ信号メモリ回路 ４ 排他的論理利回路 ５、６ 共通電流バス ７、８ 基準電荷計数回路 ９、１０ 基準電荷計数回路 １１、１２、１３、１４ デジタル・カウンタ回路 １５ デジタル・カウンタ回路 １６ 多相クロック生成回路 １７ ＳＲＡＭ回路列 １８、１９ 積分容量 ２０、２１ チョッパー型電圧比較回路 ２２ ラッチ回路 ２３ パルス生成回路 ２４、２５、２６、２７ 接続スイッチ ２８、２９ 正・反転出力端子 ３０ 接地部 ３１ 非同期カウンタ回路 ３２ 遅延回路 ３３ 多相クロック生成回路 ３４ ＤＦＦ回路 ３５ レジスタ回路 ３６ 同期カウンタ回路 ３７、３８ 差動ビット線 ３９、４０ ゲートトランジスタ ４１ 共通電流バス ４２ 基準電荷計数回路 ４３ 電荷−時間変換回路 ４４ スイッチト電流源 ４５、４６、４７、４８、４９ デジタル・カウンタ回
路
路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−242422（ＪＰ，Ａ) 特開 平７−177038（ＪＰ，Ａ) 特開 昭63−303516（ＪＰ，Ａ) 特開 平３−104420（ＪＰ，Ａ) 特開 平５−145420（ＪＰ，Ａ) 実開 昭55−82846（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/161 H03M 1/50
Claims (3)
- 【請求項１】 ｎがｍの公約数であるｎ個のサブパルス
幅変調信号で表現されたｍビットパルス幅変調信号を演
算処理するパルス幅変調演算回路であって、 前記ｎ個のサブパルス幅変調信号に対応して独立に演算
し演算結果をバイナリデジタル信号により出力するそれ
ぞれ等価なパルス変調演算回路と、 前記パルス変調演算回路からの各バイナリデジタル信号
を加算する手段を具備することを特徴とするパルス幅変
調演算回路。 - 【請求項２】 前記パルス変調演算回路は、前記サブパ
ルス幅変調信号に対応して電流パルスを生成する電流パ
ルス発生手段と、前記電流パルス発生手段の生成した電
流パルスを伝送する電流バスと、前記電流パルスを積分
して電荷に変換する手段と、前記電荷の総和を離散化し
て離散化データを得る手段とを具備することを特徴とす
る請求項１記載のパルス幅変調演算回路。 - 【請求項３】 前記パルス変調演算回路は１のパルス変
調演算回路を用いサブパルス幅変調信号ごとに時分割で
演算処理する演算回路であることを特徴とする請求項１
または請求項２に記載のパルス幅変調演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280597A JP3177637B2 (ja) | 1997-02-05 | 1997-02-05 | パルス幅変調演算回路 |
| DE69805121T DE69805121T2 (de) | 1997-02-05 | 1998-02-03 | Schaltung zur Verarbeitung von pulsbreitenmodulierten Signalen |
| EP98300766A EP0858163B1 (en) | 1997-02-05 | 1998-02-03 | Pulse width modulation operation circuit |
| US09/018,836 US5889424A (en) | 1997-02-05 | 1998-02-04 | Pulse width modulation operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280597A JP3177637B2 (ja) | 1997-02-05 | 1997-02-05 | パルス幅変調演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224220A JPH10224220A (ja) | 1998-08-21 |
| JP3177637B2 true JP3177637B2 (ja) | 2001-06-18 |
Family
ID=12092911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02280597A Expired - Fee Related JP3177637B2 (ja) | 1997-02-05 | 1997-02-05 | パルス幅変調演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5889424A (ja) |
| EP (1) | EP0858163B1 (ja) |
| JP (1) | JP3177637B2 (ja) |
| DE (1) | DE69805121T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3177636B2 (ja) * | 1997-02-05 | 2001-06-18 | 広島大学長 | パルス変調演算回路 |
| US7176948B2 (en) * | 2000-04-12 | 2007-02-13 | Honeywell International Inc. | Method, apparatus and computer program product for controlling LED backlights and for improved pulse width modulation resolution |
| US6388482B1 (en) | 2000-06-21 | 2002-05-14 | Infineon Technologies North America Corp. | DLL lock scheme with multiple phase detection |
| DE10204423B4 (de) * | 2002-02-04 | 2016-09-01 | Vacuumschmelze Gmbh & Co. Kg | Stromsensor |
| US6538484B1 (en) * | 2002-03-18 | 2003-03-25 | Lynx-Photonic Networks Ltd. | High-frequency PWM voltage control |
| TW201133451A (en) * | 2010-03-25 | 2011-10-01 | Au Optronics Corp | Method for increasing backlight brightness resolution and method for modulating backlight brightness |
| JP4858734B1 (ja) * | 2010-11-10 | 2012-01-18 | 横浜ゴム株式会社 | 送信装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065765A (en) * | 1975-08-11 | 1977-12-27 | The United States Of America As Represented By The Secretary Of The Navy | Pulse-width demodulator and information storage device |
| JPS52112311A (en) * | 1976-03-18 | 1977-09-20 | Sony Corp | Demodulating circuit |
| US4408166A (en) * | 1980-12-29 | 1983-10-04 | Altex Scientific, Inc. | Pulse width modulation decoder |
| US4897854A (en) * | 1989-02-24 | 1990-01-30 | General Instrument Corporation | Alternate pulse inversion encoding scheme for serial data transmission |
| US5615228A (en) * | 1995-03-23 | 1997-03-25 | Texas Instruments Incorporated | Apparatus and method to decode a pulse width modulated serial data stream |
| US5696708A (en) * | 1995-03-30 | 1997-12-09 | Crystal Semiconductor | Digital filter with decimated frequency response |
-
1997
- 1997-02-05 JP JP02280597A patent/JP3177637B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-03 DE DE69805121T patent/DE69805121T2/de not_active Expired - Fee Related
- 1998-02-03 EP EP98300766A patent/EP0858163B1/en not_active Expired - Lifetime
- 1998-02-04 US US09/018,836 patent/US5889424A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69805121D1 (de) | 2002-06-06 |
| EP0858163B1 (en) | 2002-05-02 |
| EP0858163A2 (en) | 1998-08-12 |
| US5889424A (en) | 1999-03-30 |
| DE69805121T2 (de) | 2002-11-07 |
| EP0858163A3 (en) | 1999-07-28 |
| JPH10224220A (ja) | 1998-08-21 |
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