JPH10224220A - パルス幅変調演算回路 - Google Patents

パルス幅変調演算回路

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JPH10224220A
JPH10224220A JP9022805A JP2280597A JPH10224220A JP H10224220 A JPH10224220 A JP H10224220A JP 9022805 A JP9022805 A JP 9022805A JP 2280597 A JP2280597 A JP 2280597A JP H10224220 A JPH10224220 A JP H10224220A
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Abstract

(57)【要約】 【課題】 PWM信号による大規模並列演算の多ビット
化・高速化を実現し、人間の脳に匹敵した知能処理能力
を実現する演算回路を提供する。 【解決手段】 nがmの公約数であるn個のサブパルス
幅変調信号で表現されたmビットパルス幅変調信号を演
算処理するパルス幅変調演算回路であって、n個のサブ
パルス幅変調信号に対応して独立に演算し演算結果をバ
イナリデジタル信号により出力するそれぞれ等価なパル
ス変調演算回路と、パルス変調演算回路からの各バイナ
リデジタル信号を加算する手段を具備することを特徴と
するパルス幅変調演算回路。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パルス幅変調信号
により時間軸上で高速高精度並列演算を行い、人間の脳
に匹敵した知能処理能力を実現するマイクロエレクトロ
ニクス分野に関するものである。
【0002】
【従来の技術】マイクロエレクトロニクス技術の発展に
ともない、知能情報処理や画像信号処理など大量の情報
処理を必要とする装置の実現化が可能となった。かかる
装置の演算処理においては一般にバイナリデジタル信号
による多ビット数値情報が使用されている。しかし、デ
ジタル回路の消費エネルギーはパルス数に比例するか
ら、多ビット数値情報を複数パルスで表現すると演算あ
たりの消費エネルギーが大きくなる。また、その信号処
理が逐次的であるために、複数の信号を並列に扱うと回
路の規模が増大するという問題点がある。このため、バ
イナリデジタル信号による多ビットの数値情報の処理に
換えてパルス幅変調(PWM:Pulse WidthModulatio
n)信号による演算処理が検討されている。
【0003】PWM信号は2値の電圧振幅を持つ一方
で、パルス幅にアナログ情報を表現する信号である。マ
イクロエレクトロニクス技術の進歩によりかかる信号を
演算処理することのできる集積回路の基本構成要素であ
るMOSトランジスタの微細化が進み、パルス幅を1n
sの時間分解能で演算するCMOS回路が実現できるよ
うになった。人聞の脳における知能処理の基本となる並
列積和演算は、かかる高速の大規模集積回路においてP
WM信号を用いることにより効率化できる。
【0004】
【発明が解決しようとする課題】しかし、多ビットの数
値情報を持つPWM信号の算術演算には、パルス幅程度
の演算時間が必要となるという問題がある。例えば、1
6ビットの場合に時間分解能を1nsとすると、16ビ
ットを表現する最大パルス幅に対する演算処理時間は2
16ns即ちほぼ70μs程度となり、通常のデジタル信
号処理に比較して3桁も演算時間が長くなる。このため
多ビットPWM信号演算回路においては、演算精度の向
上と共に、演算速度の向上が不可欠である。
【0005】本発明は、かかる問題点に鑑みてなされた
もので、PWM信号による大規模並列演算の多ビット化
・高速化を実現し、人間の脳に匹敵した知能処理能力を
実現する演算回路を提供するものである。
【0006】
【課題を解決するための手段】上記目的を達成するため
の本発明のパルス幅変調演算回路は、nがmの公約数で
あるn個のサブパルス幅変調信号で表現されたmビット
パルス幅変調信号を演算処理するパルス幅変調演算回路
であって、上記n個のサブパルス幅変調信号に対応して
独立に演算し、演算結果をバイナリデジタル信号により
出力するそれぞれ等価なパルス変調演算回路と、このパ
ルス変調演算回路からのバイナリデジタル信号を加算す
る手段を具備する。
【0007】ここで上記パルス変調演算回路は上記サブ
パルス幅変調信号に対応して電流パルスを生成する電流
パルス発生手段と、この電流パルス発生手段の生成した
電流パルスを伝送する電流バスと、この電流パルスを積
分して電荷に変換する手段と、積分された電荷の総和を
離散化して離散化データを得る手段とを具備する。
【0008】また、上記パルス変調演算回路において
は、1のパルス変調演算回路を用い、サブパルス幅変調
信号ごとに時分割で演算処理する演算回路を用いること
ができる。
【0009】
【発明の実施の形態】本発明は、多ビットの情報を有す
るPWM信号を、複数のサブPWM信号に分割して表現
することにより、元のPWM信号のパルス幅を圧縮した
上で演算処理を行うものである。
【0010】例として、8ビットPWM信号を4ビット
の2つのサブPWM信号に分割する場合について説明す
る。図1に示すように、サブPWM信号をそれぞれ8ビ
ット情報の上位4ビット及び下位4ビットの2つのサブ
PWM信号に割り当てる。2つのサブPWM信号はそれ
ぞれを独立した4ビットPWM信号演算回路で演算処理
した後合成される。
【0011】8ビットPWM信号の最大演算時間は28
Δtであり、4ビットPWM信号の最大演算時間は24
Δtである。ここでΔtは単位ビットの最大演算時間で
ある。28 Δtと24 Δtの比は16対1であり、した
がって、8ビットPWM信号を2つの4ビットサブPW
M言号で表現して演算する場合、演算時間を最大演算時
間を1つの8ビットPWM信号で表現する場合のおよそ
1/16に減少できる。
【0012】そして、これらの結果をデジタル回路で重
み付け加算することにより、高精度に8ビット演算結果
を得ることができる。この場合の回路規模の増大は、デ
ジタル回路を含んでもたかだか3倍程度であり、演算性
能対面積比を大幅に向上できる。本発明の具体的な実施
の形態を以下に図面を参照して説明する。
【0013】(1) 実施例1 図2に、本発明を用いたP
WM信号距離演算回路を示す。入力ベクトルと参照ベク
トルからなるk次元PWM信号ベクトル対について、対
応要素間の絶対値差の総和を演算することでマンハッタ
ン距離値を得る例である。ここでk個のPWM信号ベク
トルの各要素は、上位・下位とも4ビットのサブPWM
信号からなる8ビットPWM信号で表現されている。距
離演算の結果はバイナリデジタル信号で得られる。本回
路の構成と動作を以下に示す。
【0014】図2の回路は距離演算を行うため入力ベク
トルと参照ベクトルの各要素を表現するk次元の8ビッ
トPWM信号について加算処理を行う。図2において、
k個の8ビットPWM信号はそれぞれk個の上位・下位
の4ビットサブPWM信号(図2においてHおよびLで
示す)で表現される。なお、8ビットで表現されたPW
M信号を4ビットサブPWM信号に分割する場合には通
常の信号処理における分割手段(図示されていない)を
用いることができる。各サブPWM信号は対応するそれ
ぞれのスイッチト電流源1に入力端子2を通して入力さ
れる。
【0015】距離演算を行うため、サブPWM信号を構
成する参照ベクトルと入力ベクトルは入力端子2を通し
てスイッチト電流源1に入力される。ここで、参照ベク
トルの各要素があらかじめPWM信号メモリ回路3に記
録される。入力された入力ベクトルの各要素PWM信号
と、PWM信号メモリ回路3から読み出された参照ベク
トルの各要素PWM信号が、同時に排他的論理利回路4
に入力される。そしてそれらの絶対値差をパルス幅に持
つPWM信号が形成される。この信号によりスイッチト
電流源を動作させ、形成されたPWM信号のパルス幅時
間だけ定電流を生成して電流パルスに変換する。
【0016】上位の4ビットサブPWM信号を受けるk
個のスイッチト電流源の出力はそれぞれ共通電流バス5
に接続され、同様に下位の4ビットサブPWM信号を受
けるk個のスイッチト電流源の出力はそれぞれ共通電流
バス6に接続される。上位の各k個のスイッチト電流源
で生成された電流パルスは共通電流バス5上で重ね合わ
され、一方下位の各k個のスイッチト電流源で生成され
た電流パルスは共通電流バス6上で重ね合わされる。
【0017】各重ね合わされた電流パルスはそれぞれ基
準電荷計数回路7および8において容量積分法によりパ
ルス幅の総和に比例した全電荷量Qtotal に変換され
る。基準電荷計数回路7および8はこのための積分機能
と、実時間でQtotal を基準電荷を単位に離散化する機
能を持つ。上位・下位の4ビットサブPWM信号に対応
する基準電荷計数回路7および8は等価であり、例えば
図4に示す回路で構成することができる。
【0018】さらに、この基準電荷計数回路7および8
において量子化誤差として生ずる余剰電荷を、電荷−時
間変換回路9および10により時間軸上で離散化するこ
とで演算の時間分解能を改善する。上位・下位の4ビッ
トサブPWM信号に対応する電荷−時間変換回路9およ
び10は等価であり、例えば図5に示す回路で構成する
ことができる。
【0019】それぞれの離散化値はデジタル・カウンタ
回路11、12および13、14を用いてデジタル領域
で重み付け加算され、PWM信号の加算結果としてバイ
ナリデジタル信号で出力される。上位・下位の4ビット
サブPWM信号に対応するデジタル・カウンタ回路11
および12は等価であり、さらにデジタル・カウンタ回
路13および14も等価である。続いて加算手段である
デジタル・カウンタ回路15により、上位PWM信号の
演算結果をMSB方向に4ビットシフトして下位のPW
M信号の演算結果に加えることで距離演算値が得られ
る。
【0020】図3に、図2のPWM信号メモリ回路3の
構成例を示す。このメモリは主として多相クロック生成
回路16とSRAM回路列17から構成される。生成さ
れた多相クロックはSRAM回路列17を先頭から連続
アドレッシングする。書き込み動作時は入力PWM信号
を遅延時間Dで離散化して連続した“1”の並びとして
記録し、読み出し動作時はSRAM回路列17が保持す
る連続した“1”の並びを遅延時間Dごとに読み出すこ
とでPWM信号として再現する。これらの動作は入力P
WM信号が多相クロック回路を活性化して実行されるの
で、非同期的である。
【0021】図4に基準電荷計数回路7(又は8)の構
成例を示す。この基準電荷計数回路は共通電流バス5又
は6において加算された電流パルスを離散化する。この
実施例における基準電荷計数回路7(又は8)は,主に
2つの積分容量18、19それぞれの積分電圧を外部参
照電圧と比較する2つのチョッパー型電圧比較回路2
0、21、積分容量18、19の積分及び放電動作を制
御するラッチ回路22、ラッチ回路の状態遷移ごとに短
いパルスを生成するパルス生成回路23から構成されて
いる。
【0022】2つの積分容量18と19は等価であり、
それぞれ上面電極側に共通電流バスとの接続スイッチ2
4、25及び放電のための接地部30への接続スイッチ
26、27を持ち、下面電極は接地されている。各スイ
ッチは2つの積分容量が逆相で動作するようにラッチ回
路22の正・反転出力端子28、29と接続しており、
片方の積分容量が電流バス上の電流パルスを積分する
間、もう一方は放電するように制御される。一方の積分
容量の積分電圧が外部参照電圧Vref と等しくなると対
応する後段の電圧比較回路20あるいは21の出力が反
転し、ラッチ回路22の状態が遷移して共通電流バス6
と接続する積分容量18または19が入れ替わると同時
にパルス生成回路23から短いパルスが出力される。こ
の出力パルスは後段の非同期カウンタ回路31で計数さ
れる。この非同期カウンタ回路31は図2のデジタル・
カウンタ回路11、12に相当する。
【0023】なお、上記例実施例においては2つの積分
容量18、19を使用しているが、例えば、1つの積分
容量を用いて同様の機能を達成しても良く、図4の基準
電荷計数回路7により本発明が限定されるものではな
い。
【0024】ここで、積分容量18および19の容量値
をCint 、外部参照電圧値をVrefとすると、Qtotal
はQstd =Cintref を単位に離散化される。離散化
値をAとするとQtotal =AQstd +Qr であり、Qr
(<Qstd )が量子化誤差となる。
【0025】図5に電荷−時間変換回路9および10の
構成例を示す。この電荷−時間変換回路は上記基準電荷
計数回路7および8で生じた量子化誤差Qr を計測し演
算精度を高めるものである。
【0026】上記電荷−時間変換回路9および10は、
m個の遅延回路32を直列接続した多相クロック生成回
路33と、遅延回路32と対になるDFF回路34を直
列接続したレジスタ回路35から構成されている。各遅
延回路32は立ち上がりエッジ伝播時に遅延時間以下の
シングル・パルスを生成し、この結果多相クロック生成
回路33からm個の独立した連続パルス列が得られる。
各DFF回路34は対応する遅延回路32の生成するパ
ルスにより片側のラッチ回路と差動ビット線37、38
をつなぐゲートトランジスタ39、40がONになり、
差動ビット線の状態が書き込まれる。従って多相クロッ
ク生成回路33により遅延時間Dごとの差動ビット線の
状態がレジスタ回路に記録され、またその記録内容は外
部クロックにより逐次的に読み出される。
【0027】図5の電荷−時間変換回路9および10の
差動ビット線37、38は、図4の基準電荷計数回路7
のラッチ回路22と接続される。Qtotal の離散化値A
を得た後に、基準となるスイッチト電流源1と多相クロ
ック生成回路33を同時にONし、基準電流Iref を追
加積分しながら差動ビット線の状態をレジスタ回路に記
録する。ラッチ回路22の状態遷移までの追加積分時間
がレジスタ回路に連続した“1”あるいは“0”の並び
として記録され、またその後段には反転後の状態が記録
される。後段の同期カウンタ回路36は読み出しクロッ
クに同期して電荷−時間変換回路9または10の出力を
計数し、レジスタ回路の末尾から連続して“1”あるい
は“0”を保持するDFF回路34の数Bを得る。この
同期カウンタ回路36は図2のデジタル・カウンタ回路
13、14に相当する。
【0028】基準電流がQstd =sDIref の関係にあ
るとき、BはDIref を単位としたQr の離散化値を与
える。このときQr =BDIref +Q´r であり、Q´
r (<DIref )が電荷−時間変換回路9または10の
量子化誤差となる。
【0029】基準電荷計数回路7で得られた離散化値A
と、電荷−時間変換回路9または10で得られた離散化
値Bから、s=2c のとき加算結果は2c A+Bとな
る。バイナリデジタル表現は非同期カウンタ回路の下位
c ビットとして同期カウンタ回路36を接続して得られ
る。
【0030】このように、本実施例1のPWM信号距離
演算回路は、k次元の各8ビットPWM信号をそれぞれ
k個の上位および下位の4ビットサブPWM信号に分割
する。各サブPWM信号はそれぞれ距離演算回路のスイ
ッチト電流源1に入力端子2を通して接続される。上位
・下位の信号を受けるスイッチト電流源H,Lはそれぞ
れ対応する2つの電流バス5および6に接続される。上
位・下位の電流バスに出力された電流パルスは電流バス
5および6にそれぞれ接続された2つの積分容量18ま
たは19で交互に積分される。この2つ積分容量18お
よび19は、一方が電流を積分する間にもう一方は放電
し、積分電圧が参照電圧に達すると入れ替わるようにラ
ッチ回路により制御されている。ラッチ回路22の状態
遷移回数を後段の非同期カウンタ31で計数すること
で、総積分電荷量の離散化値を得ることができる。さら
に、量子化誤差として積分容量18および19に残った
積分電荷を、電荷−時間変換回路9または10における
基準電流の追加積分により、その開始から参照電圧に到
達するまでの時間に変換することで、演算分解能を1桁
向上できる。
【0031】このようにして独立に演算された上位・下
位のサブPWM信号は、最終段のデジタル・カウンタ回
路15により加算される。この加算では上位PWM信号
の演算結果をMSB方向に4ビットシフトして下位の演
算結果に加えている。
【0032】(2) 実施例2 図2の実施例は上位および
下位の信号がそれぞれに互いに独立の回路7、9、1
1、13および8、10、12、14により並列に処理
される構成であるが、図6に示すように、共通電流バス
41に接続された演算回路(42、43等)を時分割利
用してそれぞれの演算結果を上位・下位それぞれ別のレ
ジスタに保存する構成も可能である(時分割のための回
路は図示していない)。時分割には通常電子回路で行わ
れている方法および回路を用いることができる。この場
合、各上位および下位の4ビットサブPWM信号は時分
割で共通のスイッチト電流源44に与えられる。各スイ
ッチト電流源44は共通の電流バス41に接続されてい
る。共通の電流バス41に接続された基準電荷計数回路
42と後段の電荷−時間変換回路43も時分割で上位お
よび下位のサブPWM信号をそれぞれ処理し、上位サブ
PWM信号に関する出力はデジタル・カウンタ回路4
5、47に、下位サブPWM信号に関する出力はデジタ
ル・カウンタ回路46、48に出力する。これらの結果
は、上位PWM信号の演算結果をMSB方向に4ビット
シフトして下位の演算結果に加え方法でデジタル・カウ
ンタ回路49により処理される。なおデジタル・カウン
タ回路45、46は図2のデジタル・カウンタ回路1
1、12に相当し、デジタル・カウンタ回路47、48
は図2のデジタル・カウンタ回路13、14に相当す
る。デジタル・カウンタ回路49は図2のデジタル・カ
ウンタ回路15に相当する。
【0033】上記実施例はk個の8ビットPWM信号を
それぞれk個の上位・下位の4ビットサブPWM信号に
分割したPWM信号距離演算回路に係るものであるが、
本発明はこれらの実施例に限定されるものでないことは
いうまでもない。また、本発明がPWM信号距離演算回
路に限定されるものでもない。
【0034】
【発明の効果】以上説明したように、本発明に係るPW
M演算回路によれば、次のような効果を奏する。mビッ
トPWM信号をn個のサブPWM信号(ただしnはmの
公約数)で表現することで、パルス幅の最大演算時間を
-m(1-1/n) に短縮できる。そして、各サブPWM信号
はパルス変調回路により独立に並列演算が可能であり、
演算結果をデジタル領域で合成することによりmビット
の精度を維持できる。
【図面の簡単な説明】
【図1】多ビットPWM信号とサブPWM信号の表現方
法を示す図である。
【図2】本発明のPWM信号距離演算回路の実施例を示
す図である。
【図3】図2のPWM信号メモリ回路を示す図である。
【図4】図2の基準電荷計数回路を示す図である。
【図5】図2の電荷−時間変換回路を示す図である。
【図6】本発明の他の実施例を示す図である。
【符号の説明】
1 スイッチト電流源 2 入力端子 3 PWM信号メモリ回路 4 排他的論理利回路 5、6 共通電流バス 7、8 基準電荷計数回路 9、10 基準電荷計数回路 11、12、13、14 デジタル・カウンタ回路 15 デジタル・カウンタ回路 16 多相クロック生成回路 17 SRAM回路列 18、19 積分容量 20、21 チョッパー型電圧比較回路 22 ラッチ回路 23 パルス生成回路 24、25、26、27 接続スイッチ 28、29 正・反転出力端子 30 接地部 31 非同期カウンタ回路 32 遅延回路 33 多相クロック生成回路 34 DFF回路 35 レジスタ回路 36 同期カウンタ回路 37、38 差動ビット線 39、40 ゲートトランジスタ 41 共通電流バス 42 基準電荷計数回路 43 電荷−時間変換回路 44 スイッチト電流源 45、46、47、48、49 デジタル・カウンタ回

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 nがmの公約数であるn個のサブパルス
    幅変調信号で表現されたmビットパルス幅変調信号を演
    算処理するパルス幅変調演算回路であって、 前記n個のサブパルス幅変調信号に対応して独立に演算
    し演算結果をバイナリデジタル信号により出力するそれ
    ぞれ等価なパルス変調演算回路と、 前記パルス変調演算回路からの各バイナリデジタル信号
    を加算する手段を具備することを特徴とするパルス幅変
    調演算回路。
  2. 【請求項2】 前記パルス変調演算回路は、前記サブパ
    ルス幅変調信号に対応して電流パルスを生成する電流パ
    ルス発生手段と、前記電流パルス発生手段の生成した電
    流パルスを伝送する電流バスと、前記電流パルスを積分
    して電荷に変換する手段と、前記電荷の総和を離散化し
    て離散化データを得る手段とを具備することを特徴とす
    る請求項1記載のパルス幅変調演算回路。
  3. 【請求項3】 前記パルス変調演算回路は1のパルス変
    調演算回路を用いサブパルス幅変調信号ごとに時分割で
    演算処理する演算回路であることを特徴とする請求項1
    または請求項2に記載のパルス幅変調演算回路。
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