JPS59215112A - スイツチド・キヤパシタ回路 - Google Patents
スイツチド・キヤパシタ回路Info
- Publication number
- JPS59215112A JPS59215112A JP8912383A JP8912383A JPS59215112A JP S59215112 A JPS59215112 A JP S59215112A JP 8912383 A JP8912383 A JP 8912383A JP 8912383 A JP8912383 A JP 8912383A JP S59215112 A JPS59215112 A JP S59215112A
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- JP
- Japan
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- capacitor
- analog switch
- switched capacitor
- turned
- switch
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/002—N-path filters
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、演算増幅器、コンデンサ、およびスイッチ回
路で構成され、各コンデンサに蓄積した電荷を充放電さ
せることによシ信号の演算を行なうスイッチド・キャパ
シタ回路に関するものである。
路で構成され、各コンデンサに蓄積した電荷を充放電さ
せることによシ信号の演算を行なうスイッチド・キャパ
シタ回路に関するものである。
本発明の目的を明らかにするため、従来のスイッチド・
キャパシタ回路を高速に動作させる場合に、演算精度を
著しく低下させる要因となったクロック・フィードスル
という現象について、例を用いて説明する。
キャパシタ回路を高速に動作させる場合に、演算精度を
著しく低下させる要因となったクロック・フィードスル
という現象について、例を用いて説明する。
第１図は従来のスイッチド・キャパシタ回路の例を示す
回路図、第２図はその動作を説明するためのタイムチャ
ートである。
回路図、第２図はその動作を説明するためのタイムチャ
ートである。
第１図において、演算増幅器１の反転入力端子と出力端
子の間に積分用コンデンサ２が接続されこれら両端子の
一方を選択するアナログスイッチ１４．１５を介してリ
セット用コンデンサ３が接続されている。一般的な増幅
、遅延の動作では、これらの容量を等しく設定する。一
方、入力用コンデンサ４の両端にはアナログスイッチ１
０〜１３が接続されており、それぞれ入力端子かグラン
ド、非反転入力端子かグランドを選択的に接続する構成
になっている。
子の間に積分用コンデンサ２が接続されこれら両端子の
一方を選択するアナログスイッチ１４．１５を介してリ
セット用コンデンサ３が接続されている。一般的な増幅
、遅延の動作では、これらの容量を等しく設定する。一
方、入力用コンデンサ４の両端にはアナログスイッチ１
０〜１３が接続されており、それぞれ入力端子かグラン
ド、非反転入力端子かグランドを選択的に接続する構成
になっている。
第２図において、各々のアナログスイッチを制御する信
号φ１．φ２と、入力用コンデンサ４の両端および出力
端子の電位の関係をＶ、、Ｖ２゜■。ｕｔにより示す。
号φ１．φ２と、入力用コンデンサ４の両端および出力
端子の電位の関係をＶ、、Ｖ２゜■。ｕｔにより示す。
タイムスロッ）Ｔｌでは入力用コンデンサ４に、入力電
圧Ｖ＋＋＋とその容量の積に等しい電荷が充電され、リ
セット用コンデンサ３には、出力電圧Ｖ。ｌとその容量
の積で決まる電荷が蓄積される。次のタイムスロッ）Ｔ
２では、アナログスイッチ１４．１５がそれぞれオン、
オフの状態とな９、積分用コンデンサ２に蓄積されてい
る電荷を打ち消すのと同時に、入力用コンデンサ４より
極性の反転した電荷がアナログスイッチ１２を介して注
入される。このとき、入力用コンデンサ４、積分用コン
デンサ２の容量をそれぞれＣｉ、Ｏｆとすれば、このス
イッチド・キャパシタ回路の利得Ｇは となる。
圧Ｖ＋＋＋とその容量の積に等しい電荷が充電され、リ
セット用コンデンサ３には、出力電圧Ｖ。ｌとその容量
の積で決まる電荷が蓄積される。次のタイムスロッ）Ｔ
２では、アナログスイッチ１４．１５がそれぞれオン、
オフの状態とな９、積分用コンデンサ２に蓄積されてい
る電荷を打ち消すのと同時に、入力用コンデンサ４より
極性の反転した電荷がアナログスイッチ１２を介して注
入される。このとき、入力用コンデンサ４、積分用コン
デンサ２の容量をそれぞれＣｉ、Ｏｆとすれば、このス
イッチド・キャパシタ回路の利得Ｇは となる。
以上の基本動作の説明では、アナログスイッチは理想的
な特性をもつものとしたが、実際には電界効果型トラン
ジスタ（ＮＭＯ８あるいはＣＭＯ８＞が使用されること
が多い。これらのトランジスタはオフ抵抗が高く、集積
回路化するのに有利な素子ではあるが、例えばチャネル
電荷やゲート・４一ス間のオーバーラツプ容量など、演
算精度を著しく低下させかねない要因も存在する。この
ようなアナログスイッチの素子特性に起因する問題を総
称して、ここではクロックフィードスルと呼んでいる。
な特性をもつものとしたが、実際には電界効果型トラン
ジスタ（ＮＭＯ８あるいはＣＭＯ８＞が使用されること
が多い。これらのトランジスタはオフ抵抗が高く、集積
回路化するのに有利な素子ではあるが、例えばチャネル
電荷やゲート・４一ス間のオーバーラツプ容量など、演
算精度を著しく低下させかねない要因も存在する。この
ようなアナログスイッチの素子特性に起因する問題を総
称して、ここではクロックフィードスルと呼んでいる。
その典型的な一例を、先にあげたスイッチド・キャパシ
タ回路の部分を単純化して説明する。
タ回路の部分を単純化して説明する。
第３図（Ｉ）ｉｌ−１：、第１図の入力用コンデンサ４
の周辺を抜き出したものである。ここで第２図のタイム
スロソ）Ｔｌの後半における電荷の挙動を第３図（ＩＤ
を用いて説明する。なお、図はアナログスイッチにＮＭ
Ｏ８を使用した場合であり、この状態でオフとなるトラ
ンジスタは省略している。１０−ａ、１０−ｂ、そして
１３−ａ、 １３−ｂＦｉ。
の周辺を抜き出したものである。ここで第２図のタイム
スロソ）Ｔｌの後半における電荷の挙動を第３図（ＩＤ
を用いて説明する。なお、図はアナログスイッチにＮＭ
Ｏ８を使用した場合であり、この状態でオフとなるトラ
ンジスタは省略している。１０−ａ、１０−ｂ、そして
１３−ａ、 １３−ｂＦｉ。
ＮＭＯＳトランジスタ１０．１３−の寄生容量である。
まだ４−ａ、４−１）は入力用コンデンサ４および配線
等によシ生じる寄生容量である。
等によシ生じる寄生容量である。
タイムスロットＴ１の後端、制御信号φｌのＨｉｇｈ
カラＬ ＯＷへの変化に伴い、トランジスタ１０．１３
のソース、ドレイン間の抵抗は、オン時の抵抗値から極
めて高いオフ時の抵抗値へと推移する。このときトラン
ジスタｉｏ、ｉａのゲート電惨から寄生容量１０−ａ、
１０−ｂ、および１３−ａ、１３−ｂを介してソース
、ドレイン側に負の電荷が誘起される。このうち演算精
度を低下させるのは、１０−ｂおよび１３− ａがらの
成分である。とくに前者については、入力電圧ｖＩ１１
に依存する特性をもつため、後者の単なるオフセットと
見なせる場合に比べると、はるかに有害であシ、利得誤
差等への影響が無視できない。
カラＬ ＯＷへの変化に伴い、トランジスタ１０．１３
のソース、ドレイン間の抵抗は、オン時の抵抗値から極
めて高いオフ時の抵抗値へと推移する。このときトラン
ジスタｉｏ、ｉａのゲート電惨から寄生容量１０−ａ、
１０−ｂ、および１３−ａ、１３−ｂを介してソース
、ドレイン側に負の電荷が誘起される。このうち演算精
度を低下させるのは、１０−ｂおよび１３− ａがらの
成分である。とくに前者については、入力電圧ｖＩ１１
に依存する特性をもつため、後者の単なるオフセットと
見なせる場合に比べると、はるかに有害であシ、利得誤
差等への影響が無視できない。
一方、ＮＭＯ８のソース、ドレイン間に生じるチャネル
にも電子が存在し、このトランジスタがオフになる際、
ソース、ドレイン側に分かれて流れ出るために、これも
演算精度を低下させる要因となる。
にも電子が存在し、このトランジスタがオフになる際、
ソース、ドレイン側に分かれて流れ出るために、これも
演算精度を低下させる要因となる。
以上のようなりロックフィードスルの現象は、スイッチ
ド・キャパシタ回路の動作が高速化されるほど大きな障
害となる。この理由は、高速動作ではスイッチとコンデ
ンサで決まる時定数を小さくする必要がアシ、コンデン
サに対するスイッチのサイズを大きく設定せざるを得な
いためである。
ド・キャパシタ回路の動作が高速化されるほど大きな障
害となる。この理由は、高速動作ではスイッチとコンデ
ンサで決まる時定数を小さくする必要がアシ、コンデン
サに対するスイッチのサイズを大きく設定せざるを得な
いためである。
本発明の目的は、クロックフィードスルの影響を除去な
いしは軽減し、演算精度の高いスイッチド・キャパシタ
回路を実現することにある。
いしは軽減し、演算精度の高いスイッチド・キャパシタ
回路を実現することにある。
上記の目的を達成するため、本発明では、コンデンサの
両端のアナログ・スイッチのうち固定電位（たとえば、
接地あるいは演算増幅器による仮相接地端子）に接続さ
せた方を先にオフした後に変動電位（たとえば、信号入
力あるいは演算増幅器出力）に接続させた方をオフする
ことにょシ、コンデンサに変動電位成分を含むクロック
フィードスル電荷が充電されないようにしている。この
ように変動電位成分を含むクロックフィードスル電荷が
コンデンサに充電されなければ、利得誤差が生じなくな
シ、スイッチドキャパシタ回路の演算精度が向上する。
両端のアナログ・スイッチのうち固定電位（たとえば、
接地あるいは演算増幅器による仮相接地端子）に接続さ
せた方を先にオフした後に変動電位（たとえば、信号入
力あるいは演算増幅器出力）に接続させた方をオフする
ことにょシ、コンデンサに変動電位成分を含むクロック
フィードスル電荷が充電されないようにしている。この
ように変動電位成分を含むクロックフィードスル電荷が
コンデンサに充電されなければ、利得誤差が生じなくな
シ、スイッチドキャパシタ回路の演算精度が向上する。
以下、本発明の一実施例を第４図、第５図を用いて詳細
に説明する。第４図（Ｉ）に示す回路は先に第３図によ
り説明したものにはソ等しく、相違する点は、ＮＭＯＳ
トランジスタ１０．１３の制御用にそれぞれφ１−９φ
ｌ＋という異なる信号が与えられていることである。第
５図はこれらφ１−１φ１＋。
に説明する。第４図（Ｉ）に示す回路は先に第３図によ
り説明したものにはソ等しく、相違する点は、ＮＭＯＳ
トランジスタ１０．１３の制御用にそれぞれφ１−９φ
ｌ＋という異なる信号が与えられていることである。第
５図はこれらφ１−１φ１＋。
φ２の制御信号の位相関係を示したタイムチャートチあ
る。図より明らかなように、φ１−９φｌやの立ち下が
シに時間差ＴＤが設けられており、トランジスタ１３の
オフとなった後、コンデンサ４の一方の端子はハイイン
ピーダンスの状態になる。
る。図より明らかなように、φ１−９φｌやの立ち下が
シに時間差ＴＤが設けられており、トランジスタ１３の
オフとなった後、コンデンサ４の一方の端子はハイイン
ピーダンスの状態になる。
時間差ＴＤは、φｌ−が立ち下がってからトランジスタ
１３がオフになるまでの時間よシ大きければ良い。第４
図（ＩＤはこの状態を示したものであシ、寄生容量１３
−ａによるクロックフィードスルーは当然存在するが、
その両端に生ずる電位差は入力電圧ＶＩ、、に依存しな
いので、一定の値になる。
１３がオフになるまでの時間よシ大きければ良い。第４
図（ＩＤはこの状態を示したものであシ、寄生容量１３
−ａによるクロックフィードスルーは当然存在するが、
その両端に生ずる電位差は入力電圧ＶＩ、、に依存しな
いので、一定の値になる。
またＮＭＯＳトランジスタ１３のチャネル電荷も固定し
た量である。いまこれらの電荷量をまとめてＱｃとし、
入力コンデンサ４およびその両端の寄生容量４−ａ、４
−ｂ）値ヲ’ｃ ｔ’ＬツレＣｉ 、 Ｃｉ−ａ、Ｃ１
−１）とする。ＮＭＯ８）−ｊ７ジスタ１３のクロック
フィードスルを含め入力コンデンサ４に蓄積される電荷
Ｑ１は となる。第２項は誤差成分であるが、この値は言うまで
もなく入力電圧ｖＩＩｌに依存しない。また、Ｑｃのう
ち、寄生容量１３−ａに起因する成分はタイムスロット
Ｔ２においてトランジスタ１２による逆相成分によシ相
殺される余地も残されている。
た量である。いまこれらの電荷量をまとめてＱｃとし、
入力コンデンサ４およびその両端の寄生容量４−ａ、４
−ｂ）値ヲ’ｃ ｔ’ＬツレＣｉ 、 Ｃｉ−ａ、Ｃ１
−１）とする。ＮＭＯ８）−ｊ７ジスタ１３のクロック
フィードスルを含め入力コンデンサ４に蓄積される電荷
Ｑ１は となる。第２項は誤差成分であるが、この値は言うまで
もなく入力電圧ｖＩＩｌに依存しない。また、Ｑｃのう
ち、寄生容量１３−ａに起因する成分はタイムスロット
Ｔ２においてトランジスタ１２による逆相成分によシ相
殺される余地も残されている。
なお、トランジスタ１０によるクロックフィードスルは
、トランジスタ１２を通して読み出す場合、演ｎ誤差を
生じさせる要因にはならない。その理由は、入力用コン
デンサ４・と寄生容量４−ｂノ接続ノードの全電荷量Ｑ
Ｔは、トランジスタ１０のオン・オフにかかわりなく ＱＴ ＝ ＣＩ Ｖｌ−＋Ｑ ｃ という一定の値に保存されているためである。以上の説
明では、アナログスイッチにＮＭＯ８のトランジスタを
用いたが、０ＭＯ８その他の素子を用いても同様の効果
を得ることは明らかである。
、トランジスタ１２を通して読み出す場合、演ｎ誤差を
生じさせる要因にはならない。その理由は、入力用コン
デンサ４・と寄生容量４−ｂノ接続ノードの全電荷量Ｑ
Ｔは、トランジスタ１０のオン・オフにかかわりなく ＱＴ ＝ ＣＩ Ｖｌ−＋Ｑ ｃ という一定の値に保存されているためである。以上の説
明では、アナログスイッチにＮＭＯ８のトランジスタを
用いたが、０ＭＯ８その他の素子を用いても同様の効果
を得ることは明らかである。
次に第４図に示す基本回路を組み込んだ第２の実施例に
ついて説明する。第６図はその回路図、第一図はその動
作を示すタイムチャートである。
ついて説明する。第６図はその回路図、第一図はその動
作を示すタイムチャートである。
第６図は従来例の説明に用いた第１図に基本的には同じ
構成であるが、ＮＭｏ５トランジスタ１０゜１３０制御
信号にそれぞれφ１＋＋ φｌ−という立ち下がりの
位相が異なる信号が与えられている。これらの関係は第
７図に明らかである。本実施例の演算増幅器はシングル
エンドの構成となっているが、これを平衡形演算増幅器
に置き換えても同様の効果を得ることが可能である。そ
の例を第３の実施例として第８図に示す。前実施例と異
なる点は、入出力が差動で与えられるのと、リセット用
コンデンサ２３．２４の接続法である。一般的な増幅、
遅延の動作を行なう場合、帰還ループ内にある積分用コ
ンデンサ２１．２２と、このリセット用コンデンサの容
量値を等しく設定し、互いに異なる極性の電荷が打ち消
し合うように、アナログスイッチ２７〜３０．３１〜３
４を動作させる。
構成であるが、ＮＭｏ５トランジスタ１０゜１３０制御
信号にそれぞれφ１＋＋ φｌ−という立ち下がりの
位相が異なる信号が与えられている。これらの関係は第
７図に明らかである。本実施例の演算増幅器はシングル
エンドの構成となっているが、これを平衡形演算増幅器
に置き換えても同様の効果を得ることが可能である。そ
の例を第３の実施例として第８図に示す。前実施例と異
なる点は、入出力が差動で与えられるのと、リセット用
コンデンサ２３．２４の接続法である。一般的な増幅、
遅延の動作を行なう場合、帰還ループ内にある積分用コ
ンデンサ２１．２２と、このリセット用コンデンサの容
量値を等しく設定し、互いに異なる極性の電荷が打ち消
し合うように、アナログスイッチ２７〜３０．３１〜３
４を動作させる。
その際、クロックフィードスルの影響を軽減するために
、アナログスイッチ２９．３４と２８゜３１に第７図に
示したような信号φ１−＋ φｌ＋を与えることは、
これまでの実施例と同じである。この例の場合、クロッ
クフィードスル量は平衡形のいずれのチャンネルにも同
一に現われるので、平衡量力として見ると打ち消され、
次段に影響を与えないという利点がある。
、アナログスイッチ２９．３４と２８゜３１に第７図に
示したような信号φ１−＋ φｌ＋を与えることは、
これまでの実施例と同じである。この例の場合、クロッ
クフィードスル量は平衡形のいずれのチャンネルにも同
一に現われるので、平衡量力として見ると打ち消され、
次段に影響を与えないという利点がある。
なお、これまでの説明では演算増幅器を１個だけ含むス
イッチドキャパシタ回路について説明してきたが、本発
明が多数の演算増幅器を含む一段のスイッチドキャパシ
タ回路に適用できることは明らかである。また、第２．
５．７図の制御信号φ】 （あるいはφ１゜）とφ２に
おいて、両者が共にローレベルになる期間が無いように
示しているが、一般には、立ち下がシと立ち上がりの間
に両者が共にローレベルになる期間があっても良い。
イッチドキャパシタ回路について説明してきたが、本発
明が多数の演算増幅器を含む一段のスイッチドキャパシ
タ回路に適用できることは明らかである。また、第２．
５．７図の制御信号φ】 （あるいはφ１゜）とφ２に
おいて、両者が共にローレベルになる期間が無いように
示しているが、一般には、立ち下がシと立ち上がりの間
に両者が共にローレベルになる期間があっても良い。
以上３つの実施例で示したように、本発明によれば、ス
イッチド・キャパシタ回路を特に高速動作させる場合に
、演算誤差を低下させるクロックフィードスルという現
象に対し、回路規模をほとんど増大させることなく、そ
の影響を除去ないしは軽減することが可能となる。
イッチド・キャパシタ回路を特に高速動作させる場合に
、演算誤差を低下させるクロックフィードスルという現
象に対し、回路規模をほとんど増大させることなく、そ
の影響を除去ないしは軽減することが可能となる。
なお、これらの実施例以外に、不平衡形出力を平衡形に
、あるいは平衡形出力を不平衡形に変換するスイッチド
・キャパシタ回路においても、第４図に示した考え方を
導入することもできる。
、あるいは平衡形出力を不平衡形に変換するスイッチド
・キャパシタ回路においても、第４図に示した考え方を
導入することもできる。
第１図は本発明の背景となる公知例を示したスイッチド
・キャパシタ回路の接続図、第２図はその動作を説明す
るためのタイムチャート、第３図はクロックフィードス
ルの機構を明らかにするだめの回路図、第４図は、本発
明の第１の実施例の基本動作を説明するだめの回路図、
第５図はそのタイムチャート、第６図は第２の実施例の
回路図、第７図はそのタイムチャート、第８図は第３の
実施例の回路図である。 １・・・シングルエンド演算増幅器、２・・・積分用コ
ンデンサ、３・・・リセット用コンデンサ、４川入カ用
コンｆンｔ、４−ａ、４−ｂ・・・入力用コンデンサお
よび配線の引き廻しによる寄生容量、１０〜１５・・・
アナログスイッチ（ＮＭＯ８）ランジスタ）、１０−ａ
、 １０−ｂ、 １．３−ａ、 １３−ｂ・・−ゲー
ト・ソースあるいはゲート・ドレイン間容量、２０・・
・平衡形差動演算増幅器、２１．２２・・・積分用コン
デンサ、２３．２４・・・リセット用コンデンサ、２５
．２６・・・入力用コンデンサ、２７〜４２某 １ 口 ′＄ ２ 図 ’７／１Ｔ２１ 第 ３ 図 を丁） 第 ５ 図 ’ Ｔｔ ’ １２’１ 第 ６ 口 Ｙ７ 図 開 ８ 図
・キャパシタ回路の接続図、第２図はその動作を説明す
るためのタイムチャート、第３図はクロックフィードス
ルの機構を明らかにするだめの回路図、第４図は、本発
明の第１の実施例の基本動作を説明するだめの回路図、
第５図はそのタイムチャート、第６図は第２の実施例の
回路図、第７図はそのタイムチャート、第８図は第３の
実施例の回路図である。 １・・・シングルエンド演算増幅器、２・・・積分用コ
ンデンサ、３・・・リセット用コンデンサ、４川入カ用
コンｆンｔ、４−ａ、４−ｂ・・・入力用コンデンサお
よび配線の引き廻しによる寄生容量、１０〜１５・・・
アナログスイッチ（ＮＭＯ８）ランジスタ）、１０−ａ
、 １０−ｂ、 １．３−ａ、 １３−ｂ・・−ゲー
ト・ソースあるいはゲート・ドレイン間容量、２０・・
・平衡形差動演算増幅器、２１．２２・・・積分用コン
デンサ、２３．２４・・・リセット用コンデンサ、２５
．２６・・・入力用コンデンサ、２７〜４２某 １ 口 ′＄ ２ 図 ’７／１Ｔ２１ 第 ３ 図 を丁） 第 ５ 図 ’ Ｔｔ ’ １２’１ 第 ６ 口 Ｙ７ 図 開 ８ 図
Claims (1)
- 【特許請求の範囲】 １゜コンデンサと前記コンデンサの両端にアナログスイ
ッチが接続されたスイッチド・キャパシタ回路であって
、前記コンデンサに接続されたアナログスイッチのうち
、少なくとも第１のアナログスイッチが前記コンデ、ン
サの一方の端子を変動電位に選択的に接続し、第２のア
ナログスイッチが前記コンデンサの他方の端子を固定電
位に選択的に接続し、かつ前記の選択的な接続が、第１
と第２のアナログスイッチが共にオンの状態から第２の
アナログスイッチがオフとなった後に第１のアナログス
イッチがオフとなるようになされることを特徴とするス
イッチド・キャパシタ回路。 ２、特許請求の範囲、第１項記載のスイッチド・キャパ
シタ回路を１つ以上含み、固定電位側のアナログスイッ
チを介して演算増幅器の仮想接地端子に前記スイッチド
・キャパシタ回路が選択的に接続されていることを特徴
とするスイッチド・キャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8912383A JPH0691419B2 (ja) | 1983-05-23 | 1983-05-23 | スイツチド・キヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8912383A JPH0691419B2 (ja) | 1983-05-23 | 1983-05-23 | スイツチド・キヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215112A true JPS59215112A (ja) | 1984-12-05 |
| JPH0691419B2 JPH0691419B2 (ja) | 1994-11-14 |
Family
ID=13962106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8912383A Expired - Lifetime JPH0691419B2 (ja) | 1983-05-23 | 1983-05-23 | スイツチド・キヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691419B2 (ja) |
-
1983
- 1983-05-23 JP JP8912383A patent/JPH0691419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691419B2 (ja) | 1994-11-14 |
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