JPH11127047A - スイッチトキャパシタ増幅回路 - Google Patents
スイッチトキャパシタ増幅回路Info
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- JPH11127047A JPH11127047A JP9292915A JP29291597A JPH11127047A JP H11127047 A JPH11127047 A JP H11127047A JP 9292915 A JP9292915 A JP 9292915A JP 29291597 A JP29291597 A JP 29291597A JP H11127047 A JPH11127047 A JP H11127047A
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- switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 入力信号の周波数が高くなった場合に、サン
プリングフェイズφ１における出力の変動を小さくし、
それにより出力の誤差を小さくすること。 【解決手段】 入力側において同じ大きさの２つの容量
４、５を直列に接続し、この２つの容量が接続する端子
１６と接地端子の間にスイッチ回路１２を挿入する構成
とした。
プリングフェイズφ１における出力の変動を小さくし、
それにより出力の誤差を小さくすること。 【解決手段】 入力側において同じ大きさの２つの容量
４、５を直列に接続し、この２つの容量が接続する端子
１６と接地端子の間にスイッチ回路１２を挿入する構成
とした。
Description
【０００１】
【発明の属する技術分野】本発明は、出力の変動を低減
するためのスイッチトキャパシタ増幅回路に関する。
するためのスイッチトキャパシタ増幅回路に関する。
【０００２】
【従来の技術】従来、出力の変動を低減し、演算増幅器
のスルーレートに対する要求を軽減するためのスイッチ
トキャパシタ増幅回路技術が報告されている。たとえ
ば、文献１HAUG, K., TEMES, G.C., and MARTIN, K.W.,
"IMPROVED OFFSET-COMPENSATIONSCHEMES FOR SWITCHED
-CAPACITOR CIRCUITS", Proceeding of IEEE Internati
onal Symposium on Circuits and Systems, pp. 1054-1
057, 1984にスイッチトキャパシタ増幅回路が記載され
ている。
のスルーレートに対する要求を軽減するためのスイッチ
トキャパシタ増幅回路技術が報告されている。たとえ
ば、文献１HAUG, K., TEMES, G.C., and MARTIN, K.W.,
"IMPROVED OFFSET-COMPENSATIONSCHEMES FOR SWITCHED
-CAPACITOR CIRCUITS", Proceeding of IEEE Internati
onal Symposium on Circuits and Systems, pp. 1054-1
057, 1984にスイッチトキャパシタ増幅回路が記載され
ている。
【０００３】従来のスイッチトキャパシタ増幅回路の回
路構成の例を図５に示す。また、このスイッチトキャパ
シタ増幅回路に用いられるクロック電圧、入力電圧、出
力電圧を図６(a) 〜(c) に示す。図６(a) 〜(c) は入力
電圧Vin の変化が緩やかな場合で、サンプリングフェー
ズφ１のときに出力電圧Voutがその前のクロックφ２の
値をほぼ保っている状況を示している。
路構成の例を図５に示す。また、このスイッチトキャパ
シタ増幅回路に用いられるクロック電圧、入力電圧、出
力電圧を図６(a) 〜(c) に示す。図６(a) 〜(c) は入力
電圧Vin の変化が緩やかな場合で、サンプリングフェー
ズφ１のときに出力電圧Voutがその前のクロックφ２の
値をほぼ保っている状況を示している。
【０００４】図５の回路において、容量４は入力電圧を
サンプルするのに用いられ、容量２はサンプルされた入
力電圧を増幅し出力するのに用いられる。増幅度は容量
２に対する容量４の比で与えられる。また、容量３はク
ロックφ２のときに演算増幅器１に負帰還を与えるため
に用いられる。サンプリングフェーズφ１（図６(a) 参
照）のときにスイッチ回路６、８、１０が閉じる。入力
電圧Vin （図６(b) 参照）は容量４に電荷として蓄えら
れる。容量２はスイッチ回路８を通して放電される。演
算増幅器１に負帰還を与えるために、容量３は演算増幅
器１の入力端子と出力端子の間に接続される。
サンプルするのに用いられ、容量２はサンプルされた入
力電圧を増幅し出力するのに用いられる。増幅度は容量
２に対する容量４の比で与えられる。また、容量３はク
ロックφ２のときに演算増幅器１に負帰還を与えるため
に用いられる。サンプリングフェーズφ１（図６(a) 参
照）のときにスイッチ回路６、８、１０が閉じる。入力
電圧Vin （図６(b) 参照）は容量４に電荷として蓄えら
れる。容量２はスイッチ回路８を通して放電される。演
算増幅器１に負帰還を与えるために、容量３は演算増幅
器１の入力端子と出力端子の間に接続される。
【０００５】次に、出力が有効となる期間、すなわちバ
リッドフェーズ（valid phase ）φ２において、スイッ
チ回路６、８、１０が開き、スイッチ回路７、９、１１
が閉じる。このとき容量４に蓄えられていた電荷が容量
２に移送される。そして、出力端子１４には、容量４と
容量２の比で与えられる利得を入力電圧Vin に掛けた出
力電圧Vout（図６(c) 参照）が生じる。
リッドフェーズ（valid phase ）φ２において、スイッ
チ回路６、８、１０が開き、スイッチ回路７、９、１１
が閉じる。このとき容量４に蓄えられていた電荷が容量
２に移送される。そして、出力端子１４には、容量４と
容量２の比で与えられる利得を入力電圧Vin に掛けた出
力電圧Vout（図６(c) 参照）が生じる。
【０００６】次のサンプリングフェーズφ１において容
量４には新しい入力電圧が電荷として蓄えられる。その
とき、入力電圧Ｖｉｎの大きさと極性に応じて容量４か
ら電荷がスイッチ回路６を通して容量３に移送される。
同時に、容量2 に蓄えられていた電荷は、φ１において
放電されてスイッチ回路６を通して容量３に移送され
る。入力信号の周波数がクロック周波数にくらべてはる
かに小さい場合は、これら２つの容量２、４から容量３
に移送される電荷の極性は逆であり、これら電荷の量は
ほぼ等しく、互いに打ち消しあう。したがって、サンプ
リングフェーズφ１における出力電圧Voutはバリッドフ
ェーズ（valid phase ）φ２における出力電圧とほぼ等
しくなる。
量４には新しい入力電圧が電荷として蓄えられる。その
とき、入力電圧Ｖｉｎの大きさと極性に応じて容量４か
ら電荷がスイッチ回路６を通して容量３に移送される。
同時に、容量2 に蓄えられていた電荷は、φ１において
放電されてスイッチ回路６を通して容量３に移送され
る。入力信号の周波数がクロック周波数にくらべてはる
かに小さい場合は、これら２つの容量２、４から容量３
に移送される電荷の極性は逆であり、これら電荷の量は
ほぼ等しく、互いに打ち消しあう。したがって、サンプ
リングフェーズφ１における出力電圧Voutはバリッドフ
ェーズ（valid phase ）φ２における出力電圧とほぼ等
しくなる。
【０００７】一方、文献２ GREGORIAN, R., MARTIN,
K., TEMES, G.C.,"SWITCHED CAPACITOR CIRCUIT DESIG
N," Proc. o ｆ IEEE, vol. 71, pp.941-966, 1983に別
のスイッチトキャパシタ増幅回路が記載されている。こ
のスイッチトキャパシタ増幅回路の回路構成の例を図８
に示す。また、このスイッチトキャパシタ増幅回路に用
いられるクロック電圧、入力電圧、出力電圧を図９(a)
〜(c) に示す。図９(a)〜(c) は入力電圧Vin の変化が
緩やかな場合で、サンプリングフェーズφ１毎に出力電
圧Voutが０Ｖに戻っている状況を示している。
K., TEMES, G.C.,"SWITCHED CAPACITOR CIRCUIT DESIG
N," Proc. o ｆ IEEE, vol. 71, pp.941-966, 1983に別
のスイッチトキャパシタ増幅回路が記載されている。こ
のスイッチトキャパシタ増幅回路の回路構成の例を図８
に示す。また、このスイッチトキャパシタ増幅回路に用
いられるクロック電圧、入力電圧、出力電圧を図９(a)
〜(c) に示す。図９(a)〜(c) は入力電圧Vin の変化が
緩やかな場合で、サンプリングフェーズφ１毎に出力電
圧Voutが０Ｖに戻っている状況を示している。
【０００８】サンプリングフェーズφ１（図９(a) 参
照）のときにスイッチ回路６、８、１０が閉じる。入力
電圧Vin （図９(b) 参照）は容量４に電荷として蓄えら
れる。容量２はスイッチ回路８を通して放電される。演
算増幅器１に負帰還を与えるために、スイッチ回路６は
演算増幅器１の入力端子と出力端子の間に接続されてい
る。そしてサンプリングフェーズφ１のときに、スイッ
チ回路６が閉じるため、出力端子１４の電位は仮想接地
端子１５の電位と等しくなる。
照）のときにスイッチ回路６、８、１０が閉じる。入力
電圧Vin （図９(b) 参照）は容量４に電荷として蓄えら
れる。容量２はスイッチ回路８を通して放電される。演
算増幅器１に負帰還を与えるために、スイッチ回路６は
演算増幅器１の入力端子と出力端子の間に接続されてい
る。そしてサンプリングフェーズφ１のときに、スイッ
チ回路６が閉じるため、出力端子１４の電位は仮想接地
端子１５の電位と等しくなる。
【０００９】次に、出力が有効となる期間、すなわちバ
リッドフェーズ（valid phase ）φ２において、スイッ
チ回路６、８、１０が開き、スイッチ回路９、１１が閉
じる。このとき容量４に蓄えられていた電荷が容量２に
移送される。そして、出力端子１４には、容量４と容量
２の比で与えられる利得を入力電圧Vin に掛けた出力電
圧Vout（図９(c) 参照）が生じる。
リッドフェーズ（valid phase ）φ２において、スイッ
チ回路６、８、１０が開き、スイッチ回路９、１１が閉
じる。このとき容量４に蓄えられていた電荷が容量２に
移送される。そして、出力端子１４には、容量４と容量
２の比で与えられる利得を入力電圧Vin に掛けた出力電
圧Vout（図９(c) 参照）が生じる。
【００１０】次のサンプリングフェーズφ１において容
量４には新しい入力電圧が電荷として蓄えられる。そし
て再びスイッチ回路６が閉じるため、出力端子１４の電
位は仮想接地端子１５の電位と等しくなる。このよう
に、この回路では、サンプリングフェーズφ１ごとに出
力電圧Voutは仮想接地電位と等しくなるため、出力電圧
Voutは大きく変動する。そのため、演算増幅器のスルー
レートを大きく取らねばならないという要求がある。
量４には新しい入力電圧が電荷として蓄えられる。そし
て再びスイッチ回路６が閉じるため、出力端子１４の電
位は仮想接地端子１５の電位と等しくなる。このよう
に、この回路では、サンプリングフェーズφ１ごとに出
力電圧Voutは仮想接地電位と等しくなるため、出力電圧
Voutは大きく変動する。そのため、演算増幅器のスルー
レートを大きく取らねばならないという要求がある。
【００１１】一方、文献１に記載された図５に示す従来
のスイッチトキャパシタ増幅回路では、サンプリングフ
ェーズφ１における出力電圧はバリッドフェーズφ２に
おける出力電圧とほぼ等しくなるため、演算増幅器のス
ルーレートを大きく取らねばならないという要求を緩和
することができる。
のスイッチトキャパシタ増幅回路では、サンプリングフ
ェーズφ１における出力電圧はバリッドフェーズφ２に
おける出力電圧とほぼ等しくなるため、演算増幅器のス
ルーレートを大きく取らねばならないという要求を緩和
することができる。
【００１２】
【発明が解決しようとする課題】しかし図５に示す従来
のスイッチトキャパシタ増幅回路では、図６(b) に示す
ように入力信号の周波数がサンプリング周波数に比べて
かなり低い場合には、クロックφ１において容量２、４
から容量３に移送される電荷の極性は逆でこれら電荷の
量はほぼ等しいため、お互いに相殺しあって出力電圧Vo
utの変化はほとんどない状態にすることができるもの
の、図７(b) に示すように入力信号の周波数が高くなる
につれて、クロックφ１（図７(a) 参照）において容量
２、４から容量３に移送される電荷の量に差が出てくる
ため、その差が容量３を通して、出力端子１４から出力
電圧Vout（図７(c) 参照）となって現れて、サンプリン
グフェイズφ１における出力電圧Voutの変動が大きくな
るという欠点を有していた。そしてそのために、出力に
誤差を生じるという欠点を有していた。
のスイッチトキャパシタ増幅回路では、図６(b) に示す
ように入力信号の周波数がサンプリング周波数に比べて
かなり低い場合には、クロックφ１において容量２、４
から容量３に移送される電荷の極性は逆でこれら電荷の
量はほぼ等しいため、お互いに相殺しあって出力電圧Vo
utの変化はほとんどない状態にすることができるもの
の、図７(b) に示すように入力信号の周波数が高くなる
につれて、クロックφ１（図７(a) 参照）において容量
２、４から容量３に移送される電荷の量に差が出てくる
ため、その差が容量３を通して、出力端子１４から出力
電圧Vout（図７(c) 参照）となって現れて、サンプリン
グフェイズφ１における出力電圧Voutの変動が大きくな
るという欠点を有していた。そしてそのために、出力に
誤差を生じるという欠点を有していた。
【００１３】たとえば、図５に示す従来のスイッチトキ
ャパシタ増幅回路において正の電源電圧を１. ５Ｖ、負
の電源電圧を−１. ５Ｖ、アナロググラウンドを０Ｖと
する。簡単のため、容量２、３、４はすべて等しい容量
値Ｃを持つとする。クロック、入力電圧、そして出力電
圧を図６に示す。クロックφ１において入力電圧が−
１. ０Ｖのとき、容量４に蓄えられる電荷は、 Ｑ４＝Ｃ×（０Ｖ−（−１. ０Ｖ））＝Ｃ×（１Ｖ） である。一方容量２に蓄えられる電荷は、 Ｑ２＝Ｃ×（０Ｖ−０Ｖ）＝０ である。他方容量３に蓄えられる電荷は、 Ｑ３＝Ｃ×（０Ｖ−Ｖｏｕｔ） である。
ャパシタ増幅回路において正の電源電圧を１. ５Ｖ、負
の電源電圧を−１. ５Ｖ、アナロググラウンドを０Ｖと
する。簡単のため、容量２、３、４はすべて等しい容量
値Ｃを持つとする。クロック、入力電圧、そして出力電
圧を図６に示す。クロックφ１において入力電圧が−
１. ０Ｖのとき、容量４に蓄えられる電荷は、 Ｑ４＝Ｃ×（０Ｖ−（−１. ０Ｖ））＝Ｃ×（１Ｖ） である。一方容量２に蓄えられる電荷は、 Ｑ２＝Ｃ×（０Ｖ−０Ｖ）＝０ である。他方容量３に蓄えられる電荷は、 Ｑ３＝Ｃ×（０Ｖ−Ｖｏｕｔ） である。
【００１４】次のクロックφ２において容量４は放電
し、容量４の仮想接地端子１５側に蓄えられていた正の
電荷は容量２に移送される。したがって、容量２の両端
の電圧Ｖ２は、 Ｖ２＝Ｑ４／Ｃ＝１Ｖ となる。したがって出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝０Ｖ−Ｖ２ ＝０Ｖ−１Ｖ ＝−１Ｖ となる。こうして入力電圧に等しい電圧が出力から得ら
れる。
し、容量４の仮想接地端子１５側に蓄えられていた正の
電荷は容量２に移送される。したがって、容量２の両端
の電圧Ｖ２は、 Ｖ２＝Ｑ４／Ｃ＝１Ｖ となる。したがって出力電圧Ｖｏｕｔは、 Ｖｏｕｔ＝０Ｖ−Ｖ２ ＝０Ｖ−１Ｖ ＝−１Ｖ となる。こうして入力電圧に等しい電圧が出力から得ら
れる。
【００１５】このとき容量３に蓄えられる電荷は、 Ｑ３＝Ｃ×（０Ｖ−Ｖｏｕｔ） ＝Ｃ×（１Ｖ） となる。次のクロックφ１において入力電圧が１. ０Ｖ
になったとすると、容量４から容量３へ、 Ｃ×（１. ０Ｖ−０Ｖ）＝Ｃ×（１Ｖ） に相当する電荷が移送される。同時に、容量２が放電し
その電荷はすべて容量２から容量３へ移送される。その
電荷の量は、 Ｃ×Ｖ２＝Ｃ×（１Ｖ） に相当する。容量３にはクロックφ２においてすでにＣ
×（１Ｖ）に相当する電荷が蓄えられていたので合計Ｃ
×（３Ｖ）に相当する電荷が蓄えられる。したがって出
力電圧は、 Ｖｏｕｔ＝０Ｖ−３Ｖ＝−３Ｖ になろうとする。ところが演算増幅器１の出力は負の電
源電圧の値−１. ５Ｖより下がることができないので、
仮想接地端子１５の電位がアナロググラウンド０Ｖから
正の方向にずれる。そのためクロックφ１において各容
量に蓄えられる電荷は理想値から大きくずれる。ゆえに
次のクロックφ２において、正確な電荷の移送は行われ
なくなり、出力電圧Voutに大きな誤差を生じる。
になったとすると、容量４から容量３へ、 Ｃ×（１. ０Ｖ−０Ｖ）＝Ｃ×（１Ｖ） に相当する電荷が移送される。同時に、容量２が放電し
その電荷はすべて容量２から容量３へ移送される。その
電荷の量は、 Ｃ×Ｖ２＝Ｃ×（１Ｖ） に相当する。容量３にはクロックφ２においてすでにＣ
×（１Ｖ）に相当する電荷が蓄えられていたので合計Ｃ
×（３Ｖ）に相当する電荷が蓄えられる。したがって出
力電圧は、 Ｖｏｕｔ＝０Ｖ−３Ｖ＝−３Ｖ になろうとする。ところが演算増幅器１の出力は負の電
源電圧の値−１. ５Ｖより下がることができないので、
仮想接地端子１５の電位がアナロググラウンド０Ｖから
正の方向にずれる。そのためクロックφ１において各容
量に蓄えられる電荷は理想値から大きくずれる。ゆえに
次のクロックφ２において、正確な電荷の移送は行われ
なくなり、出力電圧Voutに大きな誤差を生じる。
【００１６】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明は、入力側において同じ大きさの容量を
２つ直列に接続した構成とした。上記のように構成され
たスイッチトキャパシタ増幅回路では、入力信号の周波
数が高くなっても、２つの入力容量のうち１つがバッフ
ァとなってはたらき、入力信号の急激な変化がサンプリ
ングフェーズにおける出力に影響をほとんど与えないた
め、誤差を生じないようにすることができる。
めに、この発明は、入力側において同じ大きさの容量を
２つ直列に接続した構成とした。上記のように構成され
たスイッチトキャパシタ増幅回路では、入力信号の周波
数が高くなっても、２つの入力容量のうち１つがバッフ
ァとなってはたらき、入力信号の急激な変化がサンプリ
ングフェーズにおける出力に影響をほとんど与えないた
め、誤差を生じないようにすることができる。
【００１７】
【発明の実施の形態】本発明は、入力信号の急激な変化
がサンプリングフェーズにおける出力に影響をほとんど
与えないようにするために、スイッチトキャパシタ増幅
回路の入力側の容量を、２つの容量を直列に接続するこ
とによって形成し、２つの入力容量のうち１つをバッフ
ァとして働かせたものである。また、リーク電流が２つ
の容量の持つ寄生容量に蓄積されるのを防ぐために２つ
の入力容量の接続点にスイッチを接続して直流経路を与
えている。
がサンプリングフェーズにおける出力に影響をほとんど
与えないようにするために、スイッチトキャパシタ増幅
回路の入力側の容量を、２つの容量を直列に接続するこ
とによって形成し、２つの入力容量のうち１つをバッフ
ァとして働かせたものである。また、リーク電流が２つ
の容量の持つ寄生容量に蓄積されるのを防ぐために２つ
の入力容量の接続点にスイッチを接続して直流経路を与
えている。
【００１８】また、スイッチトキャパシタ増幅回路の構
成として、２入力２出力の演算増幅器を用いて２入力２
出力の完全差動型構成を取ることによって、同相のクロ
ックフィードスルーや雑音を演算増幅器の持つ同相除去
の働きにより低減することができ効果的である。さら
に、上記回路に用いられる容量は電圧依存性が小さいこ
とが望ましく、ポリ２層容量を用いることが好ましい。
成として、２入力２出力の演算増幅器を用いて２入力２
出力の完全差動型構成を取ることによって、同相のクロ
ックフィードスルーや雑音を演算増幅器の持つ同相除去
の働きにより低減することができ効果的である。さら
に、上記回路に用いられる容量は電圧依存性が小さいこ
とが望ましく、ポリ２層容量を用いることが好ましい。
【００１９】上記のように構成されたスイッチトキャパ
シタ増幅回路においてはサンプリングフェーズにおいて
入力信号が急激に変化しても、２つの入力容量のうち１
つがバッファとしてはたらき、出力電圧に影響を及ぼす
ことがないため、誤差を生じず、正確な出力電圧が得ら
れる。
シタ増幅回路においてはサンプリングフェーズにおいて
入力信号が急激に変化しても、２つの入力容量のうち１
つがバッファとしてはたらき、出力電圧に影響を及ぼす
ことがないため、誤差を生じず、正確な出力電圧が得ら
れる。
【００２０】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、この発明によるスイッチトキャパシ
タ増幅回路の構成図の一例である。従来のスイッチトキ
ャパシタ増幅回路のときと同様に、正の電源電圧を１.
５Ｖ、負の電源電圧を−１. ５Ｖ、アナロググラウンド
を０Ｖとする。容量２、３、４、５は、２Ｃ２＝２Ｃ３
＝Ｃ４＝Ｃ５＝２Ｃとする。クロック、入力電圧、そし
て出力電圧を図２に示す。クロックφ１（図２(a) 参
照）において入力電圧が−１. ０Ｖのとき、容量４に蓄
えられる電荷は、 Ｑ４＝２Ｃ×（−１. ０Ｖ−０Ｖ） ＝２Ｃ×（−１Ｖ） である。一方、容量５に蓄えられる電荷は、 Ｑ５＝２Ｃ×（０Ｖ−０Ｖ） ＝０ である。他方、容量２に蓄えられる電荷は、 Ｑ２＝Ｃ×（０Ｖ−０Ｖ） ＝０ である。また、容量３に蓄えられる電荷は、 Ｑ３＝Ｃ×（０Ｖ−Ｖｏｕｔ） である。
説明する。図１は、この発明によるスイッチトキャパシ
タ増幅回路の構成図の一例である。従来のスイッチトキ
ャパシタ増幅回路のときと同様に、正の電源電圧を１.
５Ｖ、負の電源電圧を−１. ５Ｖ、アナロググラウンド
を０Ｖとする。容量２、３、４、５は、２Ｃ２＝２Ｃ３
＝Ｃ４＝Ｃ５＝２Ｃとする。クロック、入力電圧、そし
て出力電圧を図２に示す。クロックφ１（図２(a) 参
照）において入力電圧が−１. ０Ｖのとき、容量４に蓄
えられる電荷は、 Ｑ４＝２Ｃ×（−１. ０Ｖ−０Ｖ） ＝２Ｃ×（−１Ｖ） である。一方、容量５に蓄えられる電荷は、 Ｑ５＝２Ｃ×（０Ｖ−０Ｖ） ＝０ である。他方、容量２に蓄えられる電荷は、 Ｑ２＝Ｃ×（０Ｖ−０Ｖ） ＝０ である。また、容量３に蓄えられる電荷は、 Ｑ３＝Ｃ×（０Ｖ−Ｖｏｕｔ） である。
【００２１】次のクロックφ２のときに、スイッチ回路
１２が開き、端子１６は高インピーダンスノードとな
る。そして容量４と容量５の間で電荷再配分がおこり、
容量４と容量５が接続する端子１６の電圧の変化分ΔＶ
１６は、 ΔＶ１６＝（０Ｖ−Ｖｉｎ）／２ ＝（０Ｖ−（−１. ０Ｖ））／２ ＝０. ５Ｖ となる。そして容量５に蓄えられていた電荷の変化分Δ
Ｑ５は容量２に移送される。ΔＱ５は、 ΔＱ５＝２Ｃ・ΔＶ１６ で与えられる。したがって、容量２の両端の電圧の変化
分ΔＶ２は、 ΔＶ２＝ΔＱ５／Ｃ ＝２Ｃ・ΔＶ１６／Ｃ ＝１. ０Ｖ となる。出力電圧Ｖｏｕｔ（図２(c) 参照）は仮想接地
の電位からΔＶ２を引いたものなので、 Ｖｏｕｔ＝０Ｖ−１. ０Ｖ ＝−１. ０Ｖ となって、入力電圧が出力端子１４から出力される。
１２が開き、端子１６は高インピーダンスノードとな
る。そして容量４と容量５の間で電荷再配分がおこり、
容量４と容量５が接続する端子１６の電圧の変化分ΔＶ
１６は、 ΔＶ１６＝（０Ｖ−Ｖｉｎ）／２ ＝（０Ｖ−（−１. ０Ｖ））／２ ＝０. ５Ｖ となる。そして容量５に蓄えられていた電荷の変化分Δ
Ｑ５は容量２に移送される。ΔＱ５は、 ΔＱ５＝２Ｃ・ΔＶ１６ で与えられる。したがって、容量２の両端の電圧の変化
分ΔＶ２は、 ΔＶ２＝ΔＱ５／Ｃ ＝２Ｃ・ΔＶ１６／Ｃ ＝１. ０Ｖ となる。出力電圧Ｖｏｕｔ（図２(c) 参照）は仮想接地
の電位からΔＶ２を引いたものなので、 Ｖｏｕｔ＝０Ｖ−１. ０Ｖ ＝−１. ０Ｖ となって、入力電圧が出力端子１４から出力される。
【００２２】次のクロックφ１において入力電圧が１.
０Ｖになったとする。端子１６の電位はクロックφ２の
ときの０. ５Ｖから０Ｖに下がる。このとき容量５から
容量３へ、 ２Ｃ×（−０. ５Ｖ） に相当する電荷が移送される。同時に容量２から容量３
へ、 Ｃ×（０Ｖ−（−１. ０Ｖ））＝Ｃ×（１Ｖ） に相当する電荷が移送される。これらの電荷の和はゼロ
になる。したがって容量３にすでに蓄えられていたＣ×
（１Ｖ）に相当する電荷の量は変化しない。したがって
出力電圧はＶｏｕｔ＝−１. ０Ｖのままである。したが
って仮想接地端子１５の電位はアナロググラウンドレベ
ルのまま保たれる。このように本発明の回路方式では入
力電圧Vin が急激に変化しても、従来の回路で生じたよ
うなアナロググラウンドレベルの変動が起こらないた
め、出力電圧Voutを正しく得ることができる。
０Ｖになったとする。端子１６の電位はクロックφ２の
ときの０. ５Ｖから０Ｖに下がる。このとき容量５から
容量３へ、 ２Ｃ×（−０. ５Ｖ） に相当する電荷が移送される。同時に容量２から容量３
へ、 Ｃ×（０Ｖ−（−１. ０Ｖ））＝Ｃ×（１Ｖ） に相当する電荷が移送される。これらの電荷の和はゼロ
になる。したがって容量３にすでに蓄えられていたＣ×
（１Ｖ）に相当する電荷の量は変化しない。したがって
出力電圧はＶｏｕｔ＝−１. ０Ｖのままである。したが
って仮想接地端子１５の電位はアナロググラウンドレベ
ルのまま保たれる。このように本発明の回路方式では入
力電圧Vin が急激に変化しても、従来の回路で生じたよ
うなアナロググラウンドレベルの変動が起こらないた
め、出力電圧Voutを正しく得ることができる。
【００２３】図３に示される実施例では、それぞれがス
イッチと容量からなる入力回路部とフィードバック回路
部とを有する信号経路を演算増幅器の入出力に対応して
２経路有している。これら２経路の回路は全く図１と同
一である。したがって同相のクロックフィードスルーや
雑音を演算増幅器の持つ同相除去の働きにより低減する
ことができる。
イッチと容量からなる入力回路部とフィードバック回路
部とを有する信号経路を演算増幅器の入出力に対応して
２経路有している。これら２経路の回路は全く図１と同
一である。したがって同相のクロックフィードスルーや
雑音を演算増幅器の持つ同相除去の働きにより低減する
ことができる。
【００２４】図４に本発明で使用される容量の断面図を
示す。図４に示される容量の断面図では容量の上面、底
面電極はともにポリシリコンにより形成される。そして
それら電極の間の酸化膜には特性の面で優れている熱酸
化膜を用いている。
示す。図４に示される容量の断面図では容量の上面、底
面電極はともにポリシリコンにより形成される。そして
それら電極の間の酸化膜には特性の面で優れている熱酸
化膜を用いている。
【００２５】
【発明の効果】入力電圧が急激に変化しても、出力電圧
を正しく得ることができるように、入力の容量を２つ直
列に接続した構成としたので、入力電圧が急激に変化し
ても、仮想接地端子の電位が変動することなく、出力を
正しく得ることができる。また信号経路を演算増幅器の
入出力に対応して２経路有する構造によって、同相のク
ロックフィードスルーや雑音を演算増幅器の持つ同相除
去の働きにより低減することができ効果的である。
を正しく得ることができるように、入力の容量を２つ直
列に接続した構成としたので、入力電圧が急激に変化し
ても、仮想接地端子の電位が変動することなく、出力を
正しく得ることができる。また信号経路を演算増幅器の
入出力に対応して２経路有する構造によって、同相のク
ロックフィードスルーや雑音を演算増幅器の持つ同相除
去の働きにより低減することができ効果的である。
【００２６】また、容量としてポリ２層のものを用いる
と電圧依存性が小さいために精度のよいスイッチトキャ
パシタ増幅回路を実現することができる。
と電圧依存性が小さいために精度のよいスイッチトキャ
パシタ増幅回路を実現することができる。
【図１】本発明のスイッチトキャパシタ増幅回路の構成
図である。
図である。
【図２】(a) 〜(c) は図１に示すスイッチトキャパシタ
増幅回路のクロック、入力電圧、そして出力電圧を示す
タイムチャートである。
増幅回路のクロック、入力電圧、そして出力電圧を示す
タイムチャートである。
【図３】本発明の他のスイッチトキャパシタ増幅回路の
構成図である。
構成図である。
【図４】本発明のスイッチトキャパシタ増幅回路に用い
られる容量の断面図である。
られる容量の断面図である。
【図５】従来のスイッチトキャパシタ増幅回路の構成図
である。
である。
【図６】図５に示すスイッチトキャパシタ増幅回路のク
ロック、周波数が低く緩やかに変化する入力電圧、そし
て出力電圧を示すタイムチャートである。
ロック、周波数が低く緩やかに変化する入力電圧、そし
て出力電圧を示すタイムチャートである。
【図７】図５に示すスイッチトキャパシタ増幅回路のク
ロック、周波数が高く急激に変化する入力電圧、そして
出力電圧を示すタイムチャートである。
ロック、周波数が高く急激に変化する入力電圧、そして
出力電圧を示すタイムチャートである。
【図８】従来のスイッチトキャパシタ増幅回路の構成図
である。
である。
【図９】図８に示すスイッチトキャパシタ増幅回路のク
ロック、入力電圧、そして出力電圧を示すタイムチャー
トである。
ロック、入力電圧、そして出力電圧を示すタイムチャー
トである。
１ 演算増幅器 ２、３、４、５、２２、２３、２４、２５ 容量 ６、７、８、９、１０、１１、１２、２６、２７、２
８、２９、３０、３１、３２
スイッチ回路 １３、３３ 入力端子 １４、３４ 出力端子 １５、３５ 仮想接地
端子 １６、３６ 端子 ４０、４１ ポリシリ
コン ４２、４３ 金属 ４４ 酸化膜 ４５ 熱酸化膜 ４６ 半導体基
板
８、２９、３０、３１、３２
スイッチ回路 １３、３３ 入力端子 １４、３４ 出力端子 １５、３５ 仮想接地
端子 １６、３６ 端子 ４０、４１ ポリシリ
コン ４２、４３ 金属 ４４ 酸化膜 ４５ 熱酸化膜 ４６ 半導体基
板
Claims (3)
- 【請求項１】 演算増幅器の入力端子に一端がそれぞれ
接続される第１、第２の容量及び第１のスイッチ回路
と、前記第１の容量の他の一端にそれぞれ接続される第
２のスイッチ回路と第３の容量と、前記第３の容量の他
の一端とスイッチトキャパシタ増幅回路の入力端子の間
に接続される第３のスイッチ回路と、前記第３の容量の
他の一端とアナロググランドとの間に接続された第４の
スイッチ回路と、前記第２の容量の他の一端と前記演算
増幅器の出力端子の間に接続される第５のスイッチ回路
と、前記第２の容量の他の一端とアナロググラウンドの
間に接続される第６のスイッチ回路と、前記第１のスイ
ッチの他の一端とアナロググラウンドの間に接続された
第７のスイッチと、前記第１のスイッチの他の一端と前
記演算増幅器の出力端子の間に接続される第４の容量と
から成るスイッチトキャパシタ増幅回路。 - 【請求項２】 ２入力と２出力端子を有する演算増幅器
１と、それぞれがスイッチと容量からなる入力回路部及
びフィードバック回路部とを有する信号経路を前記演算
増幅器の入出力端子に対応して２経路形成したスイッチ
トキャパシタ増幅回路であって、前記１つの経路が、前
記演算増幅器の第１の入力端子に一端がそれぞれ接続さ
れる第１、第２の容量及び第１のスイッチ回路と、前記
第１の容量の他の一端にそれぞれ接続される第２のスイ
ッチと第３の容量と、前記第３の容量の他の一端とスイ
ッチトキャパシタ増幅回路の一方の入力端子の間に接続
される第３のスイッチ回路と、前記第３の容量の他の一
端とアナロググランドとの間に接続された第４のスイッ
チ回路と、前記第２の容量の他の一端と前記演算増幅器
の一方の出力端子の間に接続される第５のスイッチ回路
と、前記第２の容量の他の一端とアナロググラウンドの
間に接続される第６のスイッチ回路と、前記第１のスイ
ッチの他の一端とアナロググラウンドの間に接続された
第７のスイッチと、前記第１のスイッチの他の一端と前
記演算増幅器の出力端子の間に接続される第４の容量と
から成り、前記もう一方の経路が、前記演算増幅器の第
２の入力端子に一端がそれぞれ接続される第５、第６の
容量及び第８のスイッチ回路と、前記第５の容量の他の
一端にそれぞれ接続される第９のスイッチ回路と第７の
容量と、前記第７の容量の他の一端とスイッチトキャパ
シタ増幅回路の他方の入力端子の間に接続される第１０
のスイッチ回路と、前記第７の容量の他の一端とアナロ
ググランドとの間に接続された第１１のスイッチ回路
と、前記第６の容量の他の一端と前記演算増幅器の他方
の出力端子の間に接続される第１２のスイッチ回路と、
前記第６の容量の他の一端とアナロググラウンドの間に
接続される第１３のスイッチ回路と、前記第８のスイッ
チの他の一端とアナロググラウンドの間に接続された第
１４のスイッチと、前記第８のスイッチの他の一端と前
記演算増幅器の出力端子の間に接続される第８の容量と
から成るスイッチトキャパシタ増幅回路。 - 【請求項３】 前記容量がすべてポリ２層容量である請
求項１または２記載のスイッチトキャパシタ増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09292915A JP3079368B2 (ja) | 1997-10-24 | 1997-10-24 | スイッチトキャパシタ増幅回路 |
| TW087117524A TW402837B (en) | 1997-10-24 | 1998-10-22 | Switched-capacitor amplifier circuit |
| US09/177,812 US6037836A (en) | 1997-10-24 | 1998-10-23 | Switched-capacitor amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09292915A JP3079368B2 (ja) | 1997-10-24 | 1997-10-24 | スイッチトキャパシタ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127047A true JPH11127047A (ja) | 1999-05-11 |
| JP3079368B2 JP3079368B2 (ja) | 2000-08-21 |
Family
ID=17788053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09292915A Expired - Lifetime JP3079368B2 (ja) | 1997-10-24 | 1997-10-24 | スイッチトキャパシタ増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6037836A (ja) |
| JP (1) | JP3079368B2 (ja) |
| TW (1) | TW402837B (ja) |
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| JP2007288554A (ja) * | 2006-04-18 | 2007-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイッチトキャパシタ回路 |
| JP2007324696A (ja) * | 2006-05-30 | 2007-12-13 | Toyota Motor Corp | スイッチトキャパシタアンプ回路 |
| JP2010233101A (ja) * | 2009-03-27 | 2010-10-14 | Asahi Kasei Electronics Co Ltd | アナログ信号出力回路 |
| JP2011188143A (ja) * | 2010-03-05 | 2011-09-22 | Seiko Instruments Inc | スイッチトキャパシタアンプ |
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| DE10031522B9 (de) * | 2000-06-28 | 2007-07-12 | Infineon Technologies Ag | Frequenzkompensierte Verstärkeranordnung und Verfahren zum Betrieb einer frequenzkompensierten Verstärkeranordnung |
| DE10034814A1 (de) * | 2000-07-18 | 2002-02-14 | Bosch Gmbh Robert | Verstärkerschaltung |
| DE10040422C2 (de) * | 2000-08-18 | 2002-09-19 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren in switched operational amplifier Technik |
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| US7365597B2 (en) * | 2005-08-19 | 2008-04-29 | Micron Technology, Inc. | Switched capacitor amplifier with higher gain and improved closed-loop gain accuracy |
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| DE102008059734A1 (de) * | 2008-12-01 | 2010-06-02 | Micronas Gmbh | Verstärker und Verstärkerschaltung mit geschalteter Kapazität |
| US8400339B2 (en) | 2011-03-30 | 2013-03-19 | Freescale Semiconductor, Inc. | Correlated-level-shifting and correlated-double-sampling switched-capacitor gain stages, systems implementing the gain stages, and methods of their operation |
| US8344798B2 (en) * | 2011-03-30 | 2013-01-01 | Freescale Semiconductor, Inc. | Correlated-double-sampling switched-capacitor gain stages, systems implementing the gain stages, and methods of their operation |
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| US5220286A (en) * | 1991-06-28 | 1993-06-15 | International Business Machines Corporation | Single ended to fully differential converters |
| WO1996037951A1 (en) * | 1995-05-23 | 1996-11-28 | Analog Devices, Inc. | Switched capacitor offset suppression |
-
1997
- 1997-10-24 JP JP09292915A patent/JP3079368B2/ja not_active Expired - Lifetime
-
1998
- 1998-10-22 TW TW087117524A patent/TW402837B/zh not_active IP Right Cessation
- 1998-10-23 US US09/177,812 patent/US6037836A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3079368B2 (ja) | 2000-08-21 |
| TW402837B (en) | 2000-08-21 |
| US6037836A (en) | 2000-03-14 |
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