JPH0435793B2 - - Google Patents

Info

Publication number
JPH0435793B2
JPH0435793B2 JP57129718A JP12971882A JPH0435793B2 JP H0435793 B2 JPH0435793 B2 JP H0435793B2 JP 57129718 A JP57129718 A JP 57129718A JP 12971882 A JP12971882 A JP 12971882A JP H0435793 B2 JPH0435793 B2 JP H0435793B2
Authority
JP
Japan
Prior art keywords
capacitor
integrator
operational amplifier
switch
inverting input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57129718A
Other languages
English (en)
Other versions
JPS5835670A (ja
Inventor
Guregorian Ruubitsuku
Uegunaa Guren
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Microsystems Co Ltd
Original Assignee
Asahi Kasei Microsystems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Microsystems Co Ltd filed Critical Asahi Kasei Microsystems Co Ltd
Publication of JPS5835670A publication Critical patent/JPS5835670A/ja
Publication of JPH0435793B2 publication Critical patent/JPH0435793B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
    • G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 本発明は演算増幅器を有する積分器に関するも
のであつて、更に詳細には演算増幅器の固有なオ
フセツト電圧に起因する積分出力電圧のエラーを
除去することが可能な積分器に関するものであ
る。
従来、演算増幅器を用いた積分器の最も簡単な
形態（第１図参照）においては、演算増幅器１３
の出力リード１５から反転入力リード９へ至る負
帰還路として機能する容量Ｃのコンデンサ１４が
必要である。また、積分されるべき入力電圧が印
加される入力端子１１と演算増幅器１３の反転入
力リード９との間に抵抗値Ｒを有する抵抗１２が
直列接続されている。このような積分器における
時定数は単に、 Ｔ＝RC (1) で表される。
スイツチ２５がコンデンサ１４と並列接続され
ており、このスイツチによつてコンデンサ１４を
放電させ、積分器を初期値化させる。理想的な演
算増幅器の場合には、反転入力リード９における
電圧が第１図の回路では接地接続されている非反
転入力リード８の電位と常に等しい。従つて理想
的な演算増幅器においてはスイツチ２５がオンし
ている場合に、その出力リード１５も接地電位と
なる。従つて、コンデンサ１４を放電させて初期
値化を行つた後には、理想的な演算増幅器は端子
１１に印加される電圧を積分することができ、そ
の積分結果が演算増幅器１３の出力リード１５上
に現れる。
しかし、演算増幅器（オペアンプ）は製造公差
によつてコンポーネント間に不整合が生じ、その
結果個々の演算増幅器はそれ自信に固有のオフセ
ツト電圧VOFFを有することとなる。このオフセツ
ト電圧は演算増幅器が単位利得モード（反転入力
リードと出力リードとが接続された状態）にあ
り、且つその非反転入力リードが接地接続されて
いる場合に演算増幅器の出力リードに現れる出力
電圧として定義される。個々の演算増幅器はそれ
特有のオフセツト電圧を有しているので、このよ
うな演算増幅器を用いる回路においては、これら
の固有のオフセツト電圧に対し独特の方法で補償
を行わねばならない。
このように、第１図に示した回路において演算
増幅器１３が理想的な演算増幅器ではなく実際の
演算増幅器の場合には、スイツチ２５をオンして
初期値化したときの出力リード１５及び反転入力
リード９上に現れる電圧はゼロではなくオフセツ
ト電圧VOFFである。従つてリード１５上に得られ
る出力電圧が常にオフセツト電圧VOFF分だけエラ
ー成分が含まれることとなる。オフセツト電圧
VOFFの大きさはコンポーネントの不整合に起因し
て個々の演算増幅器に独特なものであるから、回
路を大量生産する場合にはオフセツト電圧VOFFの
影響を除去することが困難である。従つて、単一
の集積回路として製造される演算増幅器は、通
常、外部回路によつて発生した外部電圧を印加す
るための外部ピンを有しており、演算増幅器のオ
フセツト電圧を消去させている。しかし、集積回
路チツプの副回路として構成される積分器の場合
にはオフセツト電圧消去のために集積回路パツケ
ージに付加的なピンを設けない限り、そのような
演算増幅器へは外部からユーザがアクセス可能な
ものではない。特に例外的な場合を除いてほとん
どの場合に、このようなことは極めて実用性を欠
くものである。またオフセツト電圧VOFFを除去す
るために外部回路を設けることは望ましいことで
はない。
ところで、金属−酸化物−シリコン（MOS）
半導体装置を製造する場合に、抵抗及びコンデン
サの値は余り制御性の良いものではない。従つ
て、RCに等しい時定数を持つた第１図の積分器
回路においては、MOS技術を用いて製造した回
路は予測不可能な時定数を有することとなる。
実際、抵抗は拡散によつて形成されるので、抵
抗値及び抵抗比はあまり制御性の良いものではな
い。一方、コンデンサは金属またはポリシリコン
等の導電性物質からなる層を電極として用いるこ
とによつて形成される。角電極はSiO2または窒
化シリコン等の電気絶縁性物質の層により分離さ
れ、他方の電極又は導電性基板から絶縁されてい
る。コンデンサ面積はかなり制御性の良いもので
あるが、絶縁体の厚さは余り制御性が良くない。
しかし、このことは回路の観点からはあまり重要
ではない。何故ならば、容量値が余り制御性が良
くなくても、絶縁層の厚さは単一の半導体チツプ
において極めて一様であるために容量比は極めて
制御性が良いからである。
MOS装置におけるRC時定数の制御が困難とい
う問題に対処する一方法は、Caves等による”抵
抗等価回路としてスイツチト・キヤパシタを使用
したサンプルアナログフイルター動作（Sampled
Analog Filtering Using Switched Capasitors
As Resistor Equivalents）”、IEEE JSSC、SC
−12巻、６番、1977年12月発行の文献に記載され
ているように、各抵抗をスイツチト・キヤパシタ
で置き換えることである。このようなスイツチ
ト・キヤパシタ抵抗等価回路の一例を第２ａ図に
示す。図中、端子７１と端子７５は抵抗の両側に
おける端子と等価である。また、コンデンサ７４
は容量値Ｃを有しており、スイツチ７２は入力端
子７１とコンデンサ７４との間に直列接続されて
おり、いつ入力電圧が端子７１からコンデンサ７
４へ印加されるかを制御する。
スイツチ７３は出力端子７５とコンデンサ７４
との間に直列接続されており、コンデンサ７４に
ストアされた電圧をいつ出力電圧７５に印加する
かを制御する。スイツチ７２と７３とは同一の周
波数で動作し非重畳型制御パルスを発生する二つ
のクロツク発生器によつて制御される。スイツチ
７２を制御するクロツクが高になると、スイツチ
７２がオンし、コンデンサ７４が端子７１に印加
された入力電圧に充電される。この充電サイクル
の期間中スイツチ７３はオフしている。次いで、
スイツチ７２がオフし、さらにスイツチ７３がオ
ンし、コンデンサ７４にストアされている電圧が
端子７５に供給される。
スイツチト・キヤパシタ抵抗等価回路の別の例
を第２ｂ図に示す。端子１７１と１７５とは抵抗
の両端における端子と等価である。コンデンサ１
７４は入力端子１７１とコンデンサ１７４との間
に直列接続されており、いつ入力電圧が端子１７
１からコンデンサ１７４へ供給されるかを制御す
る。
スイツチ１７３はコンデンサ１７４と接地電位
との間に接続されており、コンデンサ１７４にス
トアした電荷をいつ移動するかを制御する。スイ
ツチ１７２と１７３とは同一の周波数で動作し非
重畳型の制御パルスを発生する二つのクロツク発
生器によつて制御される。スイツチ１７２を制御
するパルスが高になると、スイツチ１７２がオン
し、コンデンサ１７４は端子１７１に印加された
入力電圧から電荷を受ける。この充電サイクルの
期間中スイツチ１７３はオフしている。次いで、
スイツチ１７２がオフし、さらにスイツチ１７３
がオンし、コンデンサ１７４が接地電位に接続さ
れる。
第２ａ図及び第２ｂ図の抵抗等価回路は、次式
で与えられる抵抗値Ｒを有する抵抗と等価とな
る。
Ｒ＝ｔ／CR (2) なお、ｔはスイツチ７２，７３（第２ａ図）ま
たはスイツチ１７２，１７３（第２ｂ図）を制御
するクロツクの周期（秒）であり、CRはコンデ
ンサ７４（第２ａ図）またはコンデンサ１７４
（第２ｂ図）の容量である。上式(1)及び(2)から、
スイツチト・キヤパシタを抵抗等価回路として用
いた第１図の積分器における時定数は次のとおり
となる。
Ｔ＝tC／CR (3) また帯域幅BWは次式のとおりとなる。
BW＝fCR／Ｃ (4) なお、Ｃは積分用コンデンサ１４の容量であ
り、ｆはスイツチ７２とスイツチ７３の動作周波
数であり、これは１／ｔに等しい。スイツチト・
キヤパシタを抵抗等価回路として用いた積分器の
時定数はコンデンサの容量比に依存するため、一
様な容量比と一様な時定数を有する多数の装置を
製造することが可能である。
スイツチト・キヤパシタ抵抗等価回路を用いた
第１図の積分器と等価な回路は米国特許第
4365204号公報（なお、日本において優先権主張
して出願された特開昭57−79580号公報）の第３
図に示されている。その特許に示された第３図の
回路において重要なことは、演算増幅器４８の反
転入力リード４４に二つのスイツチ（スイツチ２
４及びスイツチ２５）が接続されているというこ
とである。これらのスイツチによつて漏洩電流が
生じるので積分器の制度が劣化することになる。
上述したように、MOS技術を用いて製造され
る積分器は抵抗素子の代わりにスイツチト・キヤ
パシタを用いて製造されていた。スイツチト・キ
ヤパシタ積分器は抵抗素子を用いた積分器と比べ
て性能が改良されている。なぜならばMOS回路
において拡散形成された抵抗の抵抗値は容易に制
御可能なものではないが容量値の比はより制御性
が良いからである。しかし、スイツチト・キヤパ
シタ抵抗等価回路はスイツチト・キヤパシタ
MOS積分器に使用される演算増幅器の固有のオ
フセツトには何の効果も与えない。従つて、演算
増幅器のオフセツト電圧に起因する出力電圧エラ
ーは、抵抗素子とコンデンサ素子とを用いた積分
器及び抵抗素子の代わりにスイツチト・キヤパシ
タを用いた積分器の両方に存在するものである。
従つて、精度を向上させるために、演算増幅器
の出力信号に生ずるオフセツト電圧を除去するか
又は減少させることが望ましい。スイツチト・キ
ヤパシタ積分器の出力信号におけるオフセツト電
圧の影響を除去する一方法及び構成が前述の米国
特許第4365204号公報に開示されている。
本発明は、以上の点に鑑みなされたものであつ
て、積分器に印加される入力電圧をサンプルする
とき毎に演算増幅器のオフセツト電圧をサンプ
ル・ホールドするような回路とされている。次い
で、ストアされたオフセツト電圧は演算増幅器の
反転入力リードに帰還され、積分器の出力電圧に
おける演算増幅器のオフセツト電圧の影響が除去
される。また、従来に比べ演算増幅器の反転入力
リードに接続されるスイツチを減らすことによつ
て漏洩電流の発生を抑えて、積分器の精度を向上
させることができる。
本発明においては、演算増幅器の反転入力リー
ドに容量C1の第１のコンデンサの第１電極が接
続され、第１のコンデンサの第２電極と演算増幅
器の出力リードとの間に第１のスイツチ手段が接
続されており、この第１のコンデンサに積分器に
入力される電圧が積分される。
また、反転入力リードと出力リードとの間に第
２のスイツチ手段が接続され、反転入力リードに
容量α2C1の第２のコンデンサの第１電極が接続
され、第２のコンデンサの第２電極と出力リード
との間に第３のスイツチ手段が接続され、第２の
コンデンサの第２電極と基準電圧との間に第４の
スイツチ手段が接続されており、演算増幅器のオ
フセツト電圧が第２のスイツチ手段を介して第２
のコンデンサに保持され、反転入力リードに帰還
される。
さらに、反転入力リードに容量α1C1の第３の
コンデンサの第１電極が接続され、第３のコンデ
ンサの第２電極と積分器入力端子との間に第５の
スイツチ手段が接続され、第３のコンデンサの第
２電極と基準電圧との間に第６のスイツチ手段が
接続されており、抵抗と等価の動作を行う。
これらのスイツチは互いに非重畳で周波数の等
しい第１のクロツク信号及び第２のクロツク信号
により制御され、それぞれ前記第２、第４、第５
のスイツチ手段及び前記第１、第３、第６のスイ
ツチ手段に入力され、オフセツト電圧を補償する
ような積分器として動作する。
本発明回路においては、演算増幅器の反転入力
リードに接続されるスイツチは、１個のスイツチ
のみであり、反転入力リードにおける漏洩電流に
起因する不正確さを最小としている。
以下、添付の図面を参考に本発明の具体的実施
例について詳細に説明する。第３図は本発明の積
分器であつて、演算増幅器１９の非反転入力リー
ド１８は接地されており、またスイツチ１１，１
３及びコンデンサ１６により抵抗と等価なスイツ
チト・キヤパシタが構成されている。さらに、容
量C1のコンデンサ２３が反転入力リード１７に
接続され、他方の電極はスイツチ２４を介して出
力リード２０に接続され、演算増幅器１９の出力
リード２０から反転入力リード１７へ負帰還され
ている。スイツチ２６は本積分器を初期化させる
ものであつて、コンデンサ２３と接地電圧（基準
電圧）との間に接続されており、コンデンサ２３
の電荷を放電する。なお、コンデンサ１６は容量
値α1C1を有している。また、コンデンサ２２に
ついては後述する。
反転入力リード１７にはコンデンサ２８が接続
され、コンデンサ２８の他方の電極はスイツチ２
９を介して接地電圧に接続されると共にスイツチ
３１を介して出力リード２０に接続されている。
また、反転入力リード１７と出力リード２０とは
スイツチ３３によつて接続され、演算増幅器のオ
フセツト電圧がスイツチ３４を介してコンデンサ
２６に保持されるようになされている。
積分器は以上のような構成であり、演算増幅器
１９の反転入力リード１７に接続されるスイツチ
は、１個のスイツチ（スイツチ３３）のみである
ため、反転入力リード１７における漏洩電流に起
因する不正確さを最小とすることができる。
第３図に示した回路を動作させるためには３個
の別々の制御信号が必要である。回路動作を行う
ために適当なクロツク信号を第４図に示してあ
る。クロツクφ3はスイツチ２６を駆動するため
に用いられ、クロツクφ3の各高パルス毎にスイ
ツチ２６がオンされ、コンデンサ２３を放電させ
て本積分器を初期化させることが可能となる。定
期的に本積分器を初期化する場合には、クロツク
φ3を周波数3とし、クロツクφ1の周波数1の整数
倍、例えば1000倍にすればよい。
クロツクφ2はクロツクφ1と同じ周波数である。
しかし、第４図に示した如くクロツクφ2はクロ
ツクφ1と同じ周波数の非重畳型のクロツク信号
であり、一方が遅延されている。なお、クロツク
φ2及びクロツクφ1がオーバーラツプ（重畳）し
ない限り、クロツクφ3は別の回路から供給すれ
ばよく、周期的クロツクである必要はない。
クロツクφ1はスイツチ１１，２９，３３を制
御するものであつて、パルスが高のときスイツチ
１１，２９，３３をオンさせる。クロツクφ2は
スイツチ１３，２４，３１を制御するものであつ
て、パルスが高のときスイツチ１３，２４，３１
をオンさせる。
第３図の回路を初期化（時間T1）する場合に、
第４図に示した如く、クロツクφ1及びクロツク
φ3が高であり、クロツクφ2は低である。従つて、
スイツチ２６，１１，２９，３３がオンし、スイ
ツチ１３，２４，３１はオフされる。演算増幅器
１９の出力リード２０はオンされたスイツチ３３
を介して演算増幅器１９の反転入力リード１７に
接続されており、演算増幅器１９を単位利得モー
ドにさせ且つ反転入力リード１７における電圧を
演算増幅器１９のオフセツト電圧の大きさである
VOFFとさせる。これにより、コンデンサ２３とコ
ンデンサ２８がVOFFへ充電される。コンデンサ２
３は容量値C1を有しており、コンデンサ２８は
容量値α2C1を有している。α1及びα2の値は損失
性積分器（即ち、演算増幅器の出力リードから演
算増幅器の反転入力リードへの抵抗性帰還ループ
を有する積分器）を構成するように選択されてお
り、後述の説明から明らかなように、この損失性
積分器はその損失性積分器が使用される特定の目
的のために所望される伝達関数を有するものであ
る。同時に、コンデンサ１６はVIN(1)−VOFFの電
圧へ充電される。なお、VIN(1)は、第１サンプル
期間中に端子１０へ印加される入力電圧である。
時間T2において、クロツクφ3は低となり、ス
イツチ２６がオフして、コンデンサ２３はVOFFの
電圧状態に維持される。クロツクφ1が低となる
と、スイツチ１１，２９，３３がオフし、コンデ
ンサ１６にストアされた電圧VIN(1)−VOFF及びコ
ンデンサ２８にストアされたオフセツト電圧VOFF
をそのままの状態とさせる。次いで、クロツク
φ1及びクロツクφ3の両方が低の状態のままクロ
ツクφ2が高となり、スイツチ１３，２４，３１
がオンする。ここでコンデンサ２３の容量値C1
とコンデンサ２８の容量値α2C1との比に従つて
コンデンサ１６にストアされた電荷が移動し演算
増幅器１９の出力リード２０から電圧VOUT(1)が
出力される。このときコンデンサ２３にストアさ
れた電荷は C1（VOFF−VOUT(1)） (5) となる。
再度第４図に関し説明すると、時間T3におい
て、クロツクφ2は低となりスイツチ１３，２４，
３１がオフする。次いで、クロツクφ1は高とな
りスイツチ１１，２９，３３がオンし、コンデン
サ１６をVIN(2)−VOFFの電圧に充電すると共に、
コンデンサ２８をVOFFの電圧に充電させる。従つ
て、コンデンサ１６にストアされる電荷は α1C1（VOFF−VIN(2)） (6) となり、コンデンサ２８にストアされる電荷は α2C1（VOFF−０） (7) となる。なお、コンデンサ２３にストアされた電
荷はスイツチ２４がオフしているために変動せ
ず、 C1（VOFF−VOUT(1)） (8) のままである。このとき演算増幅器１９の反転入
力リードにおいて電荷の和は α1C1（VOFF−VIN(2)） ＋α2C1（VOFF−０） ＋C1（VOFF−VOUT(1)） (9) となる。
次いで時間T2において、クロツクφ1が低とな
りスイツチ１１，２９，３３がオフして、次にク
ロツクφ2が高となりスイツチ１３，２４，３１
がオンし、その結果コンデンサ１６にストアされ
ているVIN(2)−VOFFの電圧がコンデンサ２８にス
トアされているVOFFの電圧と共に平行的に演算増
幅器１９の反転入力端子に印加される。従つて、
コンデンサ１６にストアされる電荷は α1C1（VOFF−０） (10) となり、コンデンサ２８にストアされる電荷は α2C1（VOFF−VOUT(2)） (11) となり、スイツチ２４にストアされる電荷は C1（VOFF−VOUT(2)） (12) となる。このとき演算増幅器１９は反転入力リー
ドにおいて電荷の和は α1C1（VOFF−０） ＋α2C1（VOFF−VOUT(2)） ＋C1（VOFF−VOUT(2)） (13) となる。
時間T3から時間T2にかけては演算増幅器１９
の反転入力リードにおいて電荷が保存されるの
で、式(9)と式（13）が等しくなる。時間T2にお
いては常に上記関係が存在するため、引数を
（Ｎ）とすると、反転入力リード１７に適用した
電荷保存方程式は下記の通りとなる。
α1C1〔（０−VOFF）−（VIN（Ｎ）−VOFF）〕 ＋α2C1〔（VOUT（Ｎ）−VOFF）−（０−VOFF）
〕 ＋C1〔（VOUT（Ｎ） −VOFF）−（VOUT（Ｎ−１）−VOFF）〕＝０
(14) 即ち、 （１＋α2）VOUT（Ｎ）−VOUT（Ｎ−１） ＝α1VIN（Ｎ） (15) 尚、 VOUT（Ｎ）＝Ｎ番目のクロツクサイクル
（φ2高）の終端部における端子２１上の出力電
圧 VOUT（Ｎ−１）＝（Ｎ−１）番目のクロツクサ
イクル（φ2高）の終端部における端子２１上
の出力電圧で初期値化の直後においてはロに等
しい。
V1N（Ｎ）＝Ｎ番目のクロツクサイクル
（φ1高）の終端部においてコンデンサ１６上に
ストアされる端子１０からの入力電圧。
このように、時間T2及びT3を有する積分サイ
クルが各入力電圧サンプルV1N（Ｎ）の積分に対
して繰り返される。本積分器が初期値化される場
合、即ち積分用コンデンサC1が放電される場合
に、時間T1を有する初期値化サイクルが繰り返
される。
コンデンサ２２は容量値Ｃを有しており、それ
は使用した場合に重要な機能を達成するものでは
あるが、本発明にとつて本質的なものではない。
クロツクφ2が高である期間中、スイツチ２４は
オンし、コンデンサ２２を演算増幅器１９の出力
リード２９と接地電圧との間に接続される。従つ
て、出力電圧VOUTが各クロツクサイクルの間に
コンデンサ２２上にストアされる。同時に、
VOUT−VOFFの電圧がコンデンサ２３上にストアさ
れる。クロツクφ2が低であつてスイツチ２４が
オフしている期間中に、スイツチ２４を介して流
れる漏洩電流はコンデンサ２３の電荷を放電させ
る。ノード７０に接続されたコンデンサ２２を用
いることにより、コンデンサ２３のみならずコン
デンサ２２は非導通状態にあるスイツチ２４を流
れる漏洩電流によつて部分的に放電される。コン
デンサ２２を適切に寸法形成することによつて、
コンデンサ２３にストアされている電荷による、
スイツチ２４を流れる漏洩電流の影響は無視可能
となる。例えば、コンデンサ２３の容量は典型的
には１ピコフアラツドよりも小さいものである。
従つて、コンデンサ２２の容量値を２乃至３ピコ
フアラツド又はそれ以上の値とすることによつ
て、コンデンサ２２は非導通状態にあるトランジ
スタ２４を流れる漏洩電流を占める割合がコンデ
ンサ２３に比べより大きなものとなる。従つて、
コンデンサ２２を用いなかつた場合の放電と比較
して積分用コンデンサ２３の放電を減少させる事
となる。上式（14）及び（15）の電荷保存方程式
で示される如く、コンデンサ２２はコンデンサ２
３の放電を防止する以外には本積分器の出力電圧
VOUTに何等影響を与えるものではない。従つて
コンデンサ２２を投げることは絶対的に必要では
ないが、漏洩電流が積分用コンデンサ２３に与え
る影響を最小にすることによつて本積分器の制度
を改善することが可能である。なお、本積分器の
初期値化の期間中において、クロツクφ3が高と
なり、スイツチ２６がオンしコンデンサ２２は放
電される。
上述した回路の動作は周知のＺ変換によつて更
に効果的に説明することができる。Ｚ変換につい
ては、例えば1970年Prentice−Hall社によつて発
行されたOGATA著による”近代的制御工学
（Modern Control Engineering）”の特に63頁に
記載されている。
Ｖ（Ｎ）←→Ｖ（Ｚ） (16) Ｖ（Ｎ＋１）←→ZV（Ｚ） (17) Ｖ（Ｎ−１）←→Z-1Ｖ（Ｚ） (18) これらのＺ変換を式（15）に代入すると、次式が
得られる。
VOUT（Ｚ）〔１＋α2−Z-1〕＝α1VIN（Ｚ） 又は、 Ｈ（Ｚ）＝VOUT（Ｚ）／VIN（Ｚ）＝α1／１＋α2Z-1(1
9) 又は、 Ｈ（Ｚ）＝α1／１＋α2・Ｚ／Ｚ−１／１＋α2 (20) 上式（19）を用い、且つ周知のオイラーのＺ−
Ｓ変換近似を用いると Ｚ←→１／１−sT 及び Ｚ←→１−sT これから本積分器の周波数応答が次式の如く与
えられる。
Ｈ（ｓ）＝α1／１＋α2−（１−sT） (21) Ｈ（ｓ）＝α1／α2・／（sT／α2＋１） (22) 従つて本積分器は、α1／α2のDC利得（Ｓ←→０）
を有しており、且つＷ＝α2／Ｔの周波数に単一極
を有している。本積分器の利得と位相周波数特性
を第５ａ図及び第５ｂ図にそれぞれ示している。
以上のように、スイツチとして用いられる
MOSトランジスタの寄生容量と寄生電荷注入を
最小とする公知の技術を使用すると共に、本発明
の回路を使用することによつて、積分器内に用い
られる演算増幅器のオフセツト電圧特性の好まし
くなく且つしばしば容認することのできない影響
に対し内部的に補償するスイツチト・キヤパシタ
積分器を構成することができる。
α1及びα2の値を選択し、コンデンサ１６，２
３，２８の大きさを選択することによつて、本発
明の積分器が所望の伝達関数を有するように形成
することができる。勿論、このような所望の伝達
関数は本発明積分器が使用されるべき特定の使用
状態に依存するものである。
以上、本発明の具体的構成について詳細に説明
したが、本発明はこれら具体例に限定されるべき
ものではなく、本発明の技術的範囲を逸脱するこ
となく種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
第１図は抵抗素子とコンデンサ素子とを用いた
従来の積分器を示した説明図、第２ａ図及び第２
ｂ図はスイツチト・キヤパシタ技術を用いた二つ
の抵抗等価回路例を示した回路図、第３図は本発
明の一実施例を示した回路図、第４図は第３図の
回路を制御するクロツク信号を示したタイムチヤ
ート図、第５ａ図は本発明の積分器の周波数と利
得との関係を示したグラフ図、第５ｂ図は本発明
の積分器の周波数と出力信号のフエーズとの関係
を示したグラフ図である。 符号の説明、１０……入力端子、１７……反転
入力リード、１８……非反転入力リード、１９…
…円座増幅器（オペアンプ）、２０……出力リー
ド。

Claims (1)

  1. 【特許請求の範囲】 １ 演算増幅器を有し、該演算増幅器の非反転入
    力リードが基準電圧に接続され、該演算増幅器の
    反転入力リードに容量C1の第１のコンデンサの
    第１電極が接続され、該第１のコンデンサの第２
    電極と前記演算増幅器の出力リードとの間に第１
    のスイツチ手段が接続されており、前記反転入力
    リードと前記出力リードとの間に第２のスイツチ
    手段が接続され、前記反転入力リードに容量α2
    C1の第２のコンデンサの第１電極が接続され、
    該第２のコンデンサの第２電極と前記出力リード
    との間に第３のスイツチ手段が接続され、前記第
    ２のコンデンサの第２電極と基準電圧との間に第
    ４のスイツチ手段が接続されており、前記反転入
    力リードに容量α1C1の第３のコンデンサの第１
    電極が接続され、該第３のコンデンサの第２電極
    と積分器入力端子との間に第５のスイツチ手段が
    接続され、前記第３のコンデンサの第２電極と基
    準電圧との間に第６のスイツチ手段が接続されて
    おり、かつ互いに非重畳で周波数の等しい第１の
    クロツク信号及び第２のクロツク信号が、それぞ
    れ前記第２、第４、第５のスイツチ手段及び前記
    第１、第３、第６のスイツチ手段に入力されるこ
    とを特徴とするスイツチト・キヤパシタ積分器。 ２ 前記第１項記載のスイツチト・キヤパシタ積
    分器において、前記第１のコンデンサの第２電極
    と基準電圧との間に接続されている第７のスイツ
    チ手段を有しており、第３のクロツク信号に応答
    して前記第１のコンデンサの電荷が放電されるこ
    とを特徴とするスイツチト・キヤパシタ積分器。 ３ 前記第１項記載のスイツチト・キヤパシタ積
    分器において、前記第１のコンデンサの第２電極
    と基準電圧との間に容量Ｃの第４のコンデンサが
    接続されていることを特徴とするスイツチト・キ
    ヤパシタ積分器。
JP57129718A 1981-07-27 1982-07-27 スイッチト・キヤパシタ積分器 Granted JPS5835670A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/287,387 US4393351A (en) 1981-07-27 1981-07-27 Offset compensation for switched capacitor integrators
US287387 1981-07-27

Publications (2)

Publication Number Publication Date
JPS5835670A JPS5835670A (ja) 1983-03-02
JPH0435793B2 true JPH0435793B2 (ja) 1992-06-12

Family

ID=23102665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57129718A Granted JPS5835670A (ja) 1981-07-27 1982-07-27 スイッチト・キヤパシタ積分器

Country Status (4)

Country Link
US (1) US4393351A (ja)
EP (1) EP0071528A3 (ja)
JP (1) JPS5835670A (ja)
CA (1) CA1184619A (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468749A (en) * 1980-08-20 1984-08-28 Fujitsu Limited Adjustable attenuator circuit
US4439693A (en) * 1981-10-30 1984-03-27 Hughes Aircraft Co. Sample and hold circuit with improved offset compensation
JPS5979496A (ja) * 1982-10-29 1984-05-08 Nec Corp サンプルド・デ−タ回路
US4728828A (en) * 1983-06-20 1988-03-01 Santa Barbara Research Center Switched capacitor transresistance amplifier
JPS6081685A (ja) * 1983-10-11 1985-05-09 Toshiba Corp オ−ト・ゼロ積分器
US4543534A (en) * 1984-05-04 1985-09-24 The Regeants Of University Of Calif. Offset compensated switched capacitor circuits
IT1184820B (it) * 1985-08-13 1987-10-28 Sgs Microelettronica Spa Generatore di corrente stabilizzata ad alimentazione singola,particolarmente per circuiti integrati di tipo mos
US4714843A (en) * 1985-08-30 1987-12-22 Thomson Components-Mostek Corporation Semiconductor chip power supply monitor circuit arrangement
IT1200824B (it) * 1985-11-08 1989-01-27 Sgs Microelettronica Spa Integratore di dati di campionamento a capacita' commutate utilizzante un amplificatore a guadagno unitario
US4716319A (en) * 1986-08-04 1987-12-29 Motorola, Inc. Switched capacitor filter for low voltage applications
US4800333A (en) * 1986-12-29 1989-01-24 General Electric Company Switched-capacitor watthour meter circuit having reduced capacitor ratio
US4855627A (en) * 1987-01-14 1989-08-08 Kabushiki Kaisha Toshiba Filter circuit
US4791286A (en) * 1987-04-27 1988-12-13 Irvine Sensors Corporation Pre-amplifier in focal plane detector array
US4894620A (en) * 1988-04-11 1990-01-16 At&T Bell Laboratories Switched-capacitor circuit with large time constant
US5168179A (en) * 1988-11-04 1992-12-01 Silicon Systems, Inc. Balanced modulator for auto zero networks
US5514997A (en) * 1993-04-14 1996-05-07 U.S. Philips Corporation Inverting delay circuit
US5327098A (en) * 1993-07-29 1994-07-05 Burr-Brown Corporation Programmable gain amplifier circuitry and method for biasing JFET gain switches thereof
US5424670A (en) * 1994-01-24 1995-06-13 Analog Devices, Inc. Precision switched capacitor ratio system
US5479130A (en) * 1994-02-15 1995-12-26 Analog Devices, Inc. Auto-zero switched-capacitor integrator
EP0678980B1 (en) * 1994-04-21 1999-08-04 STMicroelectronics S.r.l. Low distortion circuit with switched capacitors
US5534815A (en) * 1994-07-29 1996-07-09 Hewlett-Packard Company Switching circuit for signal sampling with reduced residual charge effects
JPH08221503A (ja) * 1995-02-14 1996-08-30 Sharp Corp 内積演算器
US5585756A (en) * 1995-02-27 1996-12-17 University Of Chicago Gated integrator with signal baseline subtraction
US5880630A (en) * 1995-10-19 1999-03-09 Kabushiki Kaisha Toshiba Gain stage and offset voltage elimination method
US5757219A (en) * 1996-01-31 1998-05-26 Analogic Corporation Apparatus for and method of autozeroing the input of a charge-to-voltage converter
US5796300A (en) * 1996-02-14 1998-08-18 Pacesetter, Inc. Switched-capacitor amplifier offset voltage compensation circuit
DE19653191C2 (de) * 1996-12-19 1998-10-08 Sgs Thomson Microelectronics Elektrische Schaltungsanordnung mit einem schaltbaren Rückkopplungszweig
US5841310A (en) * 1997-04-08 1998-11-24 Burr-Brown Corporation Current-to-voltage integrator for analog-to-digital converter, and method
US6051998A (en) * 1998-04-22 2000-04-18 Mitsubishi Semiconductor America, Inc. Offset-compensated peak detector with output buffering
US6066986A (en) * 1998-04-29 2000-05-23 Chao; Robert L. Integrated monolithic operational amplifier with electrically adjustable input offset voltage
TW427053B (en) 1999-03-10 2001-03-21 Nat Science Council Low voltage switched capacitor integrator having offset voltage compensation and the filter using the same
JP2002026700A (ja) * 2000-07-11 2002-01-25 Olympus Optical Co Ltd 比較回路
US6538491B1 (en) * 2000-09-26 2003-03-25 Oki America, Inc. Method and circuits for compensating the effect of switch resistance on settling time of high speed switched capacitor circuits
US6459078B1 (en) * 2000-12-04 2002-10-01 Pixel Devices International, Inc. Image sensor utilizing a low FPN high gain capacitive transimpedance amplifier
US6339363B1 (en) * 2000-12-04 2002-01-15 Pixel Devices International Low FPN high gain capacitive transimpedance amplifier for use with capacitive sensors
TW200805878A (en) * 2006-07-12 2008-01-16 Sunplus Technology Co Ltd Programmable gain amplifier
JP6057602B2 (ja) * 2012-08-10 2017-01-11 キヤノン株式会社 固体撮像装置
US9076554B1 (en) * 2014-01-21 2015-07-07 Aeroflex Colorado Springs Inc. Low-noise low-distortion signal acquisition circuit and method with reduced area utilization
US10733391B1 (en) 2019-03-08 2020-08-04 Analog Devices International Unlimited Company Switching scheme for low offset switched-capacitor integrators
JP7111035B2 (ja) * 2019-03-14 2022-08-02 株式会社デンソー スイッチトキャパシタアンプ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4210872A (en) * 1978-09-08 1980-07-01 American Microsystems, Inc. High pass switched capacitor filter section
US4306196A (en) * 1980-01-14 1981-12-15 Bell Telephone Laboratories, Incorporated Operational amplifier with offset compensation
US4365204A (en) * 1980-09-08 1982-12-21 American Microsystems, Inc. Offset compensation for switched capacitor integrators
US4355285A (en) * 1981-02-03 1982-10-19 Motorola, Inc. Auto-zeroing operational amplifier circuit

Also Published As

Publication number Publication date
JPS5835670A (ja) 1983-03-02
US4393351A (en) 1983-07-12
CA1184619A (en) 1985-03-26
EP0071528A2 (en) 1983-02-09
EP0071528A3 (en) 1984-10-03

Similar Documents

Publication Publication Date Title
JPH0435793B2 (ja)
EP0047409B1 (en) Offset compensation for switched capacitor integrators
EP0060026B1 (en) Gain stage with operational amplifier and switched capacitor resistor equivalent circuit
US4331894A (en) Switched-capacitor interolation filter
US4496858A (en) Frequency to voltage converter
JP3079368B2 (ja) スイッチトキャパシタ増幅回路
US4344050A (en) Dual channel digitally switched capacitor filter
US5977895A (en) Waveform shaping circuit for function circuit and high order delta sigma modulator
JPH01102797A (ja) サンプリンングされたアナログ電流蓄積用回路
JPH0311038B2 (ja)
US5625361A (en) Programmable capacitor array and method of programming
US4633101A (en) Semiconductor sample and hold switching circuit
US4425550A (en) Charge pump amplifier
EP0065219B1 (en) Signal voltage dividing circuit
JPS6112408B2 (ja)
US6404262B1 (en) Switched capacitor integrator using unity gain buffers
JP2017195531A (ja) スイッチトキャパシタ回路、δσａ／ｄコンバータ、ａ／ｄコンバータ集積回路
JPH063864B2 (ja) スイツチトキヤパシタ回路
JPH0927731A (ja) スイッチトキャパシタ乗算器
US4513265A (en) 3-Phase switched capacitor circuit having an inductive characteristic
JP3589713B2 (ja) スイッチトキャパシタフィルタ
JP2001251166A (ja) スイッチトキャパシタ回路
JP2000208711A (ja) キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器
JPS5942352B2 (ja) 比較回路
JPS63251820A (ja) 定電流源回路