JP2000208711A - キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 - Google Patents
キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器Info
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- JP2000208711A JP2000208711A JP11006595A JP659599A JP2000208711A JP 2000208711 A JP2000208711 A JP 2000208711A JP 11006595 A JP11006595 A JP 11006595A JP 659599 A JP659599 A JP 659599A JP 2000208711 A JP2000208711 A JP 2000208711A
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Abstract
(57)【要約】
【課題】チャージノイズを低減しつつ容量値の非線形性
を極力低減する。 【解決手段】演算増幅器２０の反転入力端子に、直列接
続された複数のコンデンサ１０ａ、１０ｂを接続し、各
々のコンデンサ１０ａ、１０ｂの両電極を基板により近
いポリシリコンと基板からより遠いポリシリコンで構成
し、さらに、互いの電極接続には異なるポリシリコン、
即ち、コンデンサ１０ａの第２ポリシリコンとコンデン
サ１０ｂの第１ポリシリコン、を用いて接続したので、
チャージノイズを低減しつつ容量値の非線形性を低減し
たなキャパシタ回路を実現できる
を極力低減する。 【解決手段】演算増幅器２０の反転入力端子に、直列接
続された複数のコンデンサ１０ａ、１０ｂを接続し、各
々のコンデンサ１０ａ、１０ｂの両電極を基板により近
いポリシリコンと基板からより遠いポリシリコンで構成
し、さらに、互いの電極接続には異なるポリシリコン、
即ち、コンデンサ１０ａの第２ポリシリコンとコンデン
サ１０ｂの第１ポリシリコン、を用いて接続したので、
チャージノイズを低減しつつ容量値の非線形性を低減し
たなキャパシタ回路を実現できる
Description
【０００１】
【発明の属する技術分野】本発明は、両電極に印加され
る電圧に依存してその容量値が微小変化するキャパシタ
を用いたキャパシタ回路、およびこれを含むスイッチト
キャパシタフィルタやＡ／Ｄ変換器に関する。
る電圧に依存してその容量値が微小変化するキャパシタ
を用いたキャパシタ回路、およびこれを含むスイッチト
キャパシタフィルタやＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】２つの多結晶シリコンを電極として製造
されたキャパシタを組み合わせた回路は、例えば米国特
許５２０８５９７号に開示されている。図３は、これを
用いた回路の一例であり、スイッチＳ１、Ｓ２、コンデ
ンサ１ａ、１ｂ（容量Ｃ1 ）でなるスイッチトキャパシ
タフィルタと、入出力端間にコンデンサ３を接続した演
算増幅器２とを有する回路である。
されたキャパシタを組み合わせた回路は、例えば米国特
許５２０８５９７号に開示されている。図３は、これを
用いた回路の一例であり、スイッチＳ１、Ｓ２、コンデ
ンサ１ａ、１ｂ（容量Ｃ1 ）でなるスイッチトキャパシ
タフィルタと、入出力端間にコンデンサ３を接続した演
算増幅器２とを有する回路である。
【０００３】コンデンサ１ａ、１ｂは、半導体積層構造
において、より基板に近いポリシリコン層とより基板か
ら遠いポリシリコン層とを電極とし、その間に酸化層が
設けられて構成されており（図中で曲率を有するように
して記載したものが、より基板にポリシリコン層を示
す。以下同様）、２つのコンデンサは同一の、より基板
から遠いポリシリコン層を用いて互いに接続されてい
る。
において、より基板に近いポリシリコン層とより基板か
ら遠いポリシリコン層とを電極とし、その間に酸化層が
設けられて構成されており（図中で曲率を有するように
して記載したものが、より基板にポリシリコン層を示
す。以下同様）、２つのコンデンサは同一の、より基板
から遠いポリシリコン層を用いて互いに接続されてい
る。
【０００４】そして、この回路では、サンプリング時に
はスイッチＳ１が導通状態となり、その時の等価回路
は、基板と基板に近いポリシリコン層との間の寄生容量
をＣ2とすると図４（ａ）のようになって、基板からの
ノイズ電圧ｖn の影響は無い。一方、積分時にはスイッ
チＳ２が導通状態となり、その時の等価回路は図４
（ｂ）のようになるため、積分時のノイズは「Ｃ2 ・ｖ
n 」となる。この結果、サンプリング時と積分時での２
乗平均ノイズは「Ｃ2 ・ｖn …式１」となる。
はスイッチＳ１が導通状態となり、その時の等価回路
は、基板と基板に近いポリシリコン層との間の寄生容量
をＣ2とすると図４（ａ）のようになって、基板からの
ノイズ電圧ｖn の影響は無い。一方、積分時にはスイッ
チＳ２が導通状態となり、その時の等価回路は図４
（ｂ）のようになるため、積分時のノイズは「Ｃ2 ・ｖ
n 」となる。この結果、サンプリング時と積分時での２
乗平均ノイズは「Ｃ2 ・ｖn …式１」となる。
【０００５】図５は、他の従来回路であり、スイッチＳ
１、Ｓ２、コンデンサ１ｃ、１ｄ（容量Ｃ1 ）でなるス
イッチトキャパシタフィルタと、入出力端間にコンデン
サ３を接続した演算増幅器２とを有する回路である。コ
ンデンサ１ｃ、１ｄは、半導体積層構造において、より
基板に近いポリシリコン層とより基板から遠いポリシリ
コン層とを電極とし、その間に酸化層が設けられて構成
されており、２つのコンデンサは同一の、より基板に近
いポリシリコン層を用いて互いに接続されている。
１、Ｓ２、コンデンサ１ｃ、１ｄ（容量Ｃ1 ）でなるス
イッチトキャパシタフィルタと、入出力端間にコンデン
サ３を接続した演算増幅器２とを有する回路である。コ
ンデンサ１ｃ、１ｄは、半導体積層構造において、より
基板に近いポリシリコン層とより基板から遠いポリシリ
コン層とを電極とし、その間に酸化層が設けられて構成
されており、２つのコンデンサは同一の、より基板に近
いポリシリコン層を用いて互いに接続されている。
【０００６】そして、この回路では、サンプリング時に
はスイッチＳ１が導通状態となり、その時の等価回路
は、基板と基板に近いポリシリコン層との間の寄生容量
をＣ2とすると、図５（ａ）のようになる。この時、点
Ａでのノイズによる電圧差は、「（２Ｃ2 ／（２Ｃ1 ＋
２Ｃ2 ））・ｖn 」となるので、チャージノイズは
「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2 ））・ｖn ・Ｃ1 ＝
（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2））・ｖn 」となる。
はスイッチＳ１が導通状態となり、その時の等価回路
は、基板と基板に近いポリシリコン層との間の寄生容量
をＣ2とすると、図５（ａ）のようになる。この時、点
Ａでのノイズによる電圧差は、「（２Ｃ2 ／（２Ｃ1 ＋
２Ｃ2 ））・ｖn 」となるので、チャージノイズは
「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2 ））・ｖn ・Ｃ1 ＝
（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2））・ｖn 」となる。
【０００７】一方、積分時にはスイッチＳ２が導通状態
となり、その時の等価回路は図５（ｂ）のようになるた
め、点Ｂでのノイズによる電圧差も、「（２Ｃ2 ／（２
Ｃ1＋２Ｃ2 ））・ｖn 」となり、チャージノイズは
「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2））・ｖn ・Ｃ1 ＝
（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ））・ｖn 」となる。
この結果、ｖn が周波数的に一様に分布している、いわ
ゆるホワイトノイズとすると、サンプリング時と積分時
での２乗平均ノイズは「（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ
2 ））・√２・ｖn …式２」となることが知られてい
る。
となり、その時の等価回路は図５（ｂ）のようになるた
め、点Ｂでのノイズによる電圧差も、「（２Ｃ2 ／（２
Ｃ1＋２Ｃ2 ））・ｖn 」となり、チャージノイズは
「（２Ｃ2 ／（２Ｃ1 ＋２Ｃ2））・ｖn ・Ｃ1 ＝
（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ））・ｖn 」となる。
この結果、ｖn が周波数的に一様に分布している、いわ
ゆるホワイトノイズとすると、サンプリング時と積分時
での２乗平均ノイズは「（（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ
2 ））・√２・ｖn …式２」となることが知られてい
る。
【０００８】
【発明が解決しようとする課題】ところで、このような
チャージノイズは極力低減することが望ましいため、従
来よりこのようなノイズ低減を行うための回路の出現が
望まれていた。また、先に述べた米国特許５２０８５９
７号では、２つの多結晶シリコンを電極として製造され
たキャパシタを組み合わせた回路において、奇数次の電
圧依存性を抑制するための回路が開示されているもの
の、容量値の非線形性の低減という観点から改良が必要
であった本発明は、かかる事情に鑑みてなされたもの
で、チャージノイズを低減しつつ容量値の非線形性を極
力低減可能なキャパシタ回路を提供することを課題とす
る。
チャージノイズは極力低減することが望ましいため、従
来よりこのようなノイズ低減を行うための回路の出現が
望まれていた。また、先に述べた米国特許５２０８５９
７号では、２つの多結晶シリコンを電極として製造され
たキャパシタを組み合わせた回路において、奇数次の電
圧依存性を抑制するための回路が開示されているもの
の、容量値の非線形性の低減という観点から改良が必要
であった本発明は、かかる事情に鑑みてなされたもの
で、チャージノイズを低減しつつ容量値の非線形性を極
力低減可能なキャパシタ回路を提供することを課題とす
る。
【０００９】また、本発明の他の課題は、このキャパシ
タ回路を含んで構成されるスイッチトキャパシタフィル
タやＡ／Ｄ変換器を提供することにある。
タ回路を含んで構成されるスイッチトキャパシタフィル
タやＡ／Ｄ変換器を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、演算増幅器の入力端に接続
されるキャパシタ回路であって、第１の多結晶シリコン
と第２の多結晶シリコンとを両電極としたキャパシタを
直列に複数接続してなり、さらに、互いに隣合うように
接続された一方のキャパシタと他方のキャパシタとの接
続は、異なる多結晶シリコンを接続して行われることを
特徴とするキャパシタ回路である。
め、請求項１に係る発明は、演算増幅器の入力端に接続
されるキャパシタ回路であって、第１の多結晶シリコン
と第２の多結晶シリコンとを両電極としたキャパシタを
直列に複数接続してなり、さらに、互いに隣合うように
接続された一方のキャパシタと他方のキャパシタとの接
続は、異なる多結晶シリコンを接続して行われることを
特徴とするキャパシタ回路である。
【００１１】また、請求項２に係る発明は、スイッチト
キャパシタフィルタであって、第１の多結晶シリコンと
第２の多結晶シリコンとを両電極としたキャパシタを直
列に複数接続したキャパシタ回路と、このキャパシタ回
路による電荷蓄積、電荷転送を行うようにスイッチング
動作を行うスイッチング回路と、を備え、前記キャパシ
タ回路において、互いに隣合うように接続された一方の
キャパシタと他方のキャパシタとの接続は、異なる多結
晶シリコンを接続して行われることを特徴とするスイッ
チトキャパシタフィルタである。
キャパシタフィルタであって、第１の多結晶シリコンと
第２の多結晶シリコンとを両電極としたキャパシタを直
列に複数接続したキャパシタ回路と、このキャパシタ回
路による電荷蓄積、電荷転送を行うようにスイッチング
動作を行うスイッチング回路と、を備え、前記キャパシ
タ回路において、互いに隣合うように接続された一方の
キャパシタと他方のキャパシタとの接続は、異なる多結
晶シリコンを接続して行われることを特徴とするスイッ
チトキャパシタフィルタである。
【００１２】また、請求項３に係る発明は、請求項２に
記載のスイッチトキャパシタフィルタと、複数ある参照
信号のいずれかを第２のスイッチトキャパシタフィルタ
を介して出力するリファレンス回路と、前記スイッチト
キャパシタフィルタの出力と前記リファレンス回路の出
力との積分出力を行う積分回路と、この積分回路の出力
を量子化する量子化回路と、を含んで成るＡ／Ｄ変換器
である。
記載のスイッチトキャパシタフィルタと、複数ある参照
信号のいずれかを第２のスイッチトキャパシタフィルタ
を介して出力するリファレンス回路と、前記スイッチト
キャパシタフィルタの出力と前記リファレンス回路の出
力との積分出力を行う積分回路と、この積分回路の出力
を量子化する量子化回路と、を含んで成るＡ／Ｄ変換器
である。
【００１３】また、請求項４に係る発明は、請求項３に
記載のＡ／Ｄ変換器において、前記積分回路は、演算増
幅器とこの入出力端間を接続する第２のキャパシタ回路
とを含んでなり、前記第２のキャパシタ回路は、第１の
多結晶シリコンと第２の多結晶シリコンとを両電極とし
たキャパシタを直列に複数接続してなり、さらに、互い
に隣合うように接続された一方のキャパシタと他方のキ
ャパシタとの接続は、異なる多結晶シリコンを接続して
行われることを特徴とする。
記載のＡ／Ｄ変換器において、前記積分回路は、演算増
幅器とこの入出力端間を接続する第２のキャパシタ回路
とを含んでなり、前記第２のキャパシタ回路は、第１の
多結晶シリコンと第２の多結晶シリコンとを両電極とし
たキャパシタを直列に複数接続してなり、さらに、互い
に隣合うように接続された一方のキャパシタと他方のキ
ャパシタとの接続は、異なる多結晶シリコンを接続して
行われることを特徴とする。
【００１４】また、請求項５に係る発明は、演算増幅器
の入力端に接続されるキャパシタ回路であって、半導体
基板により近く配置された第１の多結晶シリコンと前記
半導体基板からより遠くに配置された第２の多結晶シリ
コンとを両電極としたキャパシタを直列に複数接続して
なり、さらに、互いに隣合うように接続された一方のキ
ャパシタと他方のキャパシタとの接続は、異なる多結晶
シリコンを接続して行われ、かつ、いずれのキャパシタ
においても、前記第２の多結晶シリコンが前記入力端方
向側に接続されるように構成されていることを特徴とす
るキャパシタ回路である。
の入力端に接続されるキャパシタ回路であって、半導体
基板により近く配置された第１の多結晶シリコンと前記
半導体基板からより遠くに配置された第２の多結晶シリ
コンとを両電極としたキャパシタを直列に複数接続して
なり、さらに、互いに隣合うように接続された一方のキ
ャパシタと他方のキャパシタとの接続は、異なる多結晶
シリコンを接続して行われ、かつ、いずれのキャパシタ
においても、前記第２の多結晶シリコンが前記入力端方
向側に接続されるように構成されていることを特徴とす
るキャパシタ回路である。
【００１５】ここで、入力端方向側に接続されるとは、
直接または間接（例えば回路素子を介して）演算増幅器
の入力端に接続されることを、含む意味である。
直接または間接（例えば回路素子を介して）演算増幅器
の入力端に接続されることを、含む意味である。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態で
あるスイッチトキャパシタフィルタとこれに接続された
積分回路である。積分回路は、入出力端間にコンデンサ
３０を接続した演算増幅器２０で構成され、演算増幅器
３０の反転入力端子にコンデンサ１０ａ、１０ｂ（容量
Ｃ1 ）を直列接続したものを接続すると共に、直列接続
したコンデンサ１０ａ、１０ｂの両端の夫々にスイッチ
Ｓ１、Ｓ２を接続することによりスイッチトキャパシタ
フィルタを構成している。
を参照しつつ説明する。図１は、本発明の実施の形態で
あるスイッチトキャパシタフィルタとこれに接続された
積分回路である。積分回路は、入出力端間にコンデンサ
３０を接続した演算増幅器２０で構成され、演算増幅器
３０の反転入力端子にコンデンサ１０ａ、１０ｂ（容量
Ｃ1 ）を直列接続したものを接続すると共に、直列接続
したコンデンサ１０ａ、１０ｂの両端の夫々にスイッチ
Ｓ１、Ｓ２を接続することによりスイッチトキャパシタ
フィルタを構成している。
【００１７】コンデンサ１０ａ、１０ｂは夫々、半導体
構造において、基板により近くに配置されている第１の
ポリシリコンと基板からより遠くに配置されている第２
のポリシリコンとを両電極としその電極間に酸化層等を
設けて構成している。そして、コンデンサ１０ａの第２
のポリシリコン電極と、コンデンサ１０ｂの第１ポリシ
リコン電極とによって、両コンデンサが互いに接続され
ている。
構造において、基板により近くに配置されている第１の
ポリシリコンと基板からより遠くに配置されている第２
のポリシリコンとを両電極としその電極間に酸化層等を
設けて構成している。そして、コンデンサ１０ａの第２
のポリシリコン電極と、コンデンサ１０ｂの第１ポリシ
リコン電極とによって、両コンデンサが互いに接続され
ている。
【００１８】図７の半導体構造の主要部のみを示した模
式的平面図を用いて理解容易に説明すると、コンデンサ
１０ａの一方の電極である第１ポリシリコン（下側電
極）が入力端子側に接続されると共に、他方の電極であ
る第２ポリシリコン（上側電極）が、隣合ったコンデン
サ１０ｂの一方の電極である第１ポリシリコン（下側電
極）と接続され、さらに、コンデンサ１０ｂの他方の電
極である第２ポリシリコン（上側電極）が演算増幅器３
０の反転入力端子方向側に接続されている。
式的平面図を用いて理解容易に説明すると、コンデンサ
１０ａの一方の電極である第１ポリシリコン（下側電
極）が入力端子側に接続されると共に、他方の電極であ
る第２ポリシリコン（上側電極）が、隣合ったコンデン
サ１０ｂの一方の電極である第１ポリシリコン（下側電
極）と接続され、さらに、コンデンサ１０ｂの他方の電
極である第２ポリシリコン（上側電極）が演算増幅器３
０の反転入力端子方向側に接続されている。
【００１９】かくして、両コンデンサの夫々にあって
は、その第２ポリシリコン電極が演算増幅器３０の反転
入力端子方向側に接続されると共に、その第１ポリシリ
コン電極が入力端子方向側に接続されて、さらに互いが
異なるポリシリコンを用いて続されている。そして、こ
の回路では、サンプリング時にはスイッチＳ１が導通状
態となり、その時の等価回路は、基板と基板に近い第１
のポリシリコン層との間の寄生容量をＣ2 とすると、図
２（ａ）のようになる。この時、点Ｃでのノイズによる
電圧差は、「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn 」とな
るので、チャージノイズは「（Ｃ2 ／（２Ｃ1 ＋
Ｃ2 ））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋
Ｃ2））・ｖn 」となる。
は、その第２ポリシリコン電極が演算増幅器３０の反転
入力端子方向側に接続されると共に、その第１ポリシリ
コン電極が入力端子方向側に接続されて、さらに互いが
異なるポリシリコンを用いて続されている。そして、こ
の回路では、サンプリング時にはスイッチＳ１が導通状
態となり、その時の等価回路は、基板と基板に近い第１
のポリシリコン層との間の寄生容量をＣ2 とすると、図
２（ａ）のようになる。この時、点Ｃでのノイズによる
電圧差は、「（Ｃ2 ／（２Ｃ1 ＋Ｃ2 ））・ｖn 」とな
るので、チャージノイズは「（Ｃ2 ／（２Ｃ1 ＋
Ｃ2 ））・ｖn ・Ｃ1 ＝（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋
Ｃ2））・ｖn 」となる。
【００２０】一方、積分時にはスイッチＳ２が導通状態
となり、その時の等価回路は図２（ｂ）のようになるた
め、点Ｄでのノイズによる電圧差も、「（Ｃ2 ／（２Ｃ
1 ＋Ｃ2 ））・ｖn 」となり、チャージノイズは「（Ｃ
2 ／（２Ｃ1 ＋Ｃ2 ））・ｖ n ・Ｃ1 ＝（（Ｃ1 ・
Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・ｖn 」となる。この結
果、サンプリング時と積分時での２乗平均ノイズは
「（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn
…式３」となる。
となり、その時の等価回路は図２（ｂ）のようになるた
め、点Ｄでのノイズによる電圧差も、「（Ｃ2 ／（２Ｃ
1 ＋Ｃ2 ））・ｖn 」となり、チャージノイズは「（Ｃ
2 ／（２Ｃ1 ＋Ｃ2 ））・ｖ n ・Ｃ1 ＝（（Ｃ1 ・
Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・ｖn 」となる。この結
果、サンプリング時と積分時での２乗平均ノイズは
「（（Ｃ1 ・Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn
…式３」となる。
【００２１】ここで、前述した式２と式３とを比較する
と明らかに式３の方が分母が大きく、式３の値が式２の
値より小さくなる。また、通常のＭＯＳＦＥＴでは、Ｃ
1 はＣ2 の１０倍程度であるため、式３は「（（Ｃ1 ・
Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn ＝（（１０Ｃ
2 ・Ｃ2 ）／（２・１０Ｃ2 ＋Ｃ2 ））・√２・ｖn＝
（１０Ｃ2 ／２１）・√２・ｖn ＝０．６７Ｃ2 ・
ｖn 」となるため、式３の値は前述の式１の値よりも小
さくなり、従来よりも基板から受けるノイズが低減され
ることになる。
と明らかに式３の方が分母が大きく、式３の値が式２の
値より小さくなる。また、通常のＭＯＳＦＥＴでは、Ｃ
1 はＣ2 の１０倍程度であるため、式３は「（（Ｃ1 ・
Ｃ2 ）／（２Ｃ1 ＋Ｃ2 ））・√２・ｖn ＝（（１０Ｃ
2 ・Ｃ2 ）／（２・１０Ｃ2 ＋Ｃ2 ））・√２・ｖn＝
（１０Ｃ2 ／２１）・√２・ｖn ＝０．６７Ｃ2 ・
ｖn 」となるため、式３の値は前述の式１の値よりも小
さくなり、従来よりも基板から受けるノイズが低減され
ることになる。
【００２２】また、この構成によれば非線形性も低減さ
れるのでこれについても説明する。図８（ａ）のような
コンデンサの容量値の電圧依存性は、Ｃ0 を電圧無印加
時の容量値とすると、「Ｃ＝Ｃ0 （１＋ｋ1 ・Ｖ＋ｋ2
・Ｖ2 ＋ｋ3 ・Ｖ3 ＋ｋ4・Ｖ4 …」となる。本発明の
ようにコンデンサを２個直列に接続すると、容量値は２
倍になると共に、通常動作に先立って、あるいは間欠的
に図１１のように、コンデンサをショートして、コンデ
ンサに蓄積されている電荷をゼロにすることで、通常動
作時の印加電圧はＶ／２となる。
れるのでこれについても説明する。図８（ａ）のような
コンデンサの容量値の電圧依存性は、Ｃ0 を電圧無印加
時の容量値とすると、「Ｃ＝Ｃ0 （１＋ｋ1 ・Ｖ＋ｋ2
・Ｖ2 ＋ｋ3 ・Ｖ3 ＋ｋ4・Ｖ4 …」となる。本発明の
ようにコンデンサを２個直列に接続すると、容量値は２
倍になると共に、通常動作に先立って、あるいは間欠的
に図１１のように、コンデンサをショートして、コンデ
ンサに蓄積されている電荷をゼロにすることで、通常動
作時の印加電圧はＶ／２となる。
【００２３】したがって、各コンデンサの容量は「Ｃ＝
２Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ 2 ・（Ｖ／２）2 ＋
ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）4 …）」とな
り、２つのコンデンサの合成容量Ｃtotal は、「Ｃ
total ＝Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ2 ・（Ｖ／
２）2 ＋ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）
4 …）」となり、１次、２次、３次、…の係数は各々１
／２、１／４、１／８…となるため非線形性を低減でき
る。
２Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ 2 ・（Ｖ／２）2 ＋
ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）4 …）」とな
り、２つのコンデンサの合成容量Ｃtotal は、「Ｃ
total ＝Ｃ0 （１＋ｋ1 ・（Ｖ／２）＋ｋ2 ・（Ｖ／
２）2 ＋ｋ3 ・（Ｖ／２）3 ＋ｋ4 ・（Ｖ／２）
4 …）」となり、１次、２次、３次、…の係数は各々１
／２、１／４、１／８…となるため非線形性を低減でき
る。
【００２４】このように、演算増幅器２０の反転入力端
子に、直列接続された複数のコンデンサ１０ａ、１０ｂ
を接続し、各々のコンデンサ１０ａ、１０ｂの両電極を
基板により近いポリシリコンと基板からより遠いポリシ
リコンで構成し、さらに、互いの電極接続には異なるポ
リシリコン、即ち、コンデンサ１０ａの第２ポリシリコ
ンとコンデンサ１０ｂの第１ポリシリコン、を用いて接
続したので、チャージノイズを低減しつつ容量値の非線
形性を低減したなキャパシタ回路を実現でき、これを含
むスイッチトキャパシタフィルタも実現できる。
子に、直列接続された複数のコンデンサ１０ａ、１０ｂ
を接続し、各々のコンデンサ１０ａ、１０ｂの両電極を
基板により近いポリシリコンと基板からより遠いポリシ
リコンで構成し、さらに、互いの電極接続には異なるポ
リシリコン、即ち、コンデンサ１０ａの第２ポリシリコ
ンとコンデンサ１０ｂの第１ポリシリコン、を用いて接
続したので、チャージノイズを低減しつつ容量値の非線
形性を低減したなキャパシタ回路を実現でき、これを含
むスイッチトキャパシタフィルタも実現できる。
【００２５】さらに、両コンデンサ１０ａ、１０ｂのの
夫々にあっては、その第２ポリシリコン電極が演算増幅
器３０の反転入力端子方向側に接続されると共に、その
第１ポリシリコン電極が入力端子方向側に接続され、さ
らに互いが異なるポリシリコンを用いて接続されている
ので、キャパシタ回路の基板からのノイズの影響が一層
軽減される。
夫々にあっては、その第２ポリシリコン電極が演算増幅
器３０の反転入力端子方向側に接続されると共に、その
第１ポリシリコン電極が入力端子方向側に接続され、さ
らに互いが異なるポリシリコンを用いて接続されている
ので、キャパシタ回路の基板からのノイズの影響が一層
軽減される。
【００２６】次に、本発明の他の実施の形態である、図
１にて示したスイッチトキャパシタフィルタを用いたＡ
／Ｄ変換器について図９、１０を参照して説明する。こ
のＡ／Ｄ変換器は、図１にて示したスイッチトキャパシ
タフィルタを用いた入力サンプリング回路１００と、２
つのリファレンス信号ａおよびリファレンス信号ｂのう
ちのいずれかをスイッチトキャパシタフィルタでフィル
タリングして出力するリファレンス回路４００と、入力
サンプリング回路１００とリファレンス回路４００との
出力の積分を行い積分結果を出力する積分回路２００
と、出力された積分結果としきい値とを比較して１ビッ
トの量子化信号を出力する量子化器３００と、この量子
化信号をフィードバックして制御信号を生成する制御回
路５００とを有している。
１にて示したスイッチトキャパシタフィルタを用いたＡ
／Ｄ変換器について図９、１０を参照して説明する。こ
のＡ／Ｄ変換器は、図１にて示したスイッチトキャパシ
タフィルタを用いた入力サンプリング回路１００と、２
つのリファレンス信号ａおよびリファレンス信号ｂのう
ちのいずれかをスイッチトキャパシタフィルタでフィル
タリングして出力するリファレンス回路４００と、入力
サンプリング回路１００とリファレンス回路４００との
出力の積分を行い積分結果を出力する積分回路２００
と、出力された積分結果としきい値とを比較して１ビッ
トの量子化信号を出力する量子化器３００と、この量子
化信号をフィードバックして制御信号を生成する制御回
路５００とを有している。
【００２７】また、積分回路２００は、その入出力端子
間に直列接続したコンデンサ３１ａ、３１ｂを接続した
演算増幅器２０からなっており、コンデンサ３１ａ、３
１ｂは、半導体構造において、基板により近くに配置さ
れている第１のポリシリコンと基板からより遠くに配置
されている第２のポリシリコンとを両電極としその電極
間に酸化層等を設けて構成されている。そして、コンデ
ンサ３１ａ、３１ｂの第２ポリシリコンが演算増幅器２
０の出力端方向側に接続されている。
間に直列接続したコンデンサ３１ａ、３１ｂを接続した
演算増幅器２０からなっており、コンデンサ３１ａ、３
１ｂは、半導体構造において、基板により近くに配置さ
れている第１のポリシリコンと基板からより遠くに配置
されている第２のポリシリコンとを両電極としその電極
間に酸化層等を設けて構成されている。そして、コンデ
ンサ３１ａ、３１ｂの第２ポリシリコンが演算増幅器２
０の出力端方向側に接続されている。
【００２８】制御回路５００は、スイッチトキャパシタ
フイルタの電荷蓄積、転送動作を行うようにスイッチＳ
１、Ｓ２（いずれもハイレベル信号供給時が導通状態）
の制御信号を生成するように構成されている。また、制
御回路５００は、量子化信号がハイレベルの時には、リ
ファレンス信号ｂが選択出力されるように入力スイッチ
Ｓ４に制御信号を与え、一方、量子化信号がローレベル
の時には、リファレンス信号ａが選択出力されるように
入力スイッチＳ３にハイレベルの信号を与えるためにイ
ンバータゲート３１にローレベルの信号を供給するよう
に構成されている。
フイルタの電荷蓄積、転送動作を行うようにスイッチＳ
１、Ｓ２（いずれもハイレベル信号供給時が導通状態）
の制御信号を生成するように構成されている。また、制
御回路５００は、量子化信号がハイレベルの時には、リ
ファレンス信号ｂが選択出力されるように入力スイッチ
Ｓ４に制御信号を与え、一方、量子化信号がローレベル
の時には、リファレンス信号ａが選択出力されるように
入力スイッチＳ３にハイレベルの信号を与えるためにイ
ンバータゲート３１にローレベルの信号を供給するよう
に構成されている。
【００２９】次に、図１０を参照して動作を説明する。
制御回路５００は、制御信号Ｓ１、Ｓ２を交互にハイレ
ベルにして、スイッチＳ１とスイッチＳ２とを交互に導
通状態とする。まず、制御回路５００が、制御信号Ｓ１
をハイレベルとしてスイッチＳ１が導通状態となった時
には、入力サンプリング回路１００のスイッチトキャパ
シタフィルタのコンデンサ１０ａ、１０ｂがアナログ信
号をサンプリングすると共に、リファレンス回路４００
のスイッチトキャパシタフィルタのコンデンサ１１ａ、
１１ｂが、その時選択されているリファレンス信号をサ
ンプリングする。
制御回路５００は、制御信号Ｓ１、Ｓ２を交互にハイレ
ベルにして、スイッチＳ１とスイッチＳ２とを交互に導
通状態とする。まず、制御回路５００が、制御信号Ｓ１
をハイレベルとしてスイッチＳ１が導通状態となった時
には、入力サンプリング回路１００のスイッチトキャパ
シタフィルタのコンデンサ１０ａ、１０ｂがアナログ信
号をサンプリングすると共に、リファレンス回路４００
のスイッチトキャパシタフィルタのコンデンサ１１ａ、
１１ｂが、その時選択されているリファレンス信号をサ
ンプリングする。
【００３０】次いで、制御回路５００が制御信号Ｓ２を
ハイレベルにするとコンデンサ１０ａ、１０ｂの蓄積電
荷とコンデンサ１１ａ、１１ｂの蓄積電荷とが、積分回
路２００へ転送され、積分回路２００は積分動作を行
う。そして、量子化器３００は、この積分値と予め定め
てある、しきい値とを比較しこれより積分値が大きな時
には１ビット信号「１」を出力し、一方これ以外の時に
は１ビット信号「０」を出力してＡ／Ｄ変換動作を行
う。
ハイレベルにするとコンデンサ１０ａ、１０ｂの蓄積電
荷とコンデンサ１１ａ、１１ｂの蓄積電荷とが、積分回
路２００へ転送され、積分回路２００は積分動作を行
う。そして、量子化器３００は、この積分値と予め定め
てある、しきい値とを比較しこれより積分値が大きな時
には１ビット信号「１」を出力し、一方これ以外の時に
は１ビット信号「０」を出力してＡ／Ｄ変換動作を行
う。
【００３１】さらに、この量子化信号が制御回路５００
に供給されると、制御回路５００は、この量子化信号が
「１」であるときにはリファレンス信号ｂを選択するよ
うに制御信号を出力し、一方、量子化信号が「０」であ
るときにはリファレンス信号ａを選択するように制御信
号を出力することによって、フィードバック制御しなが
らＡ／Ｄ変換動作を行う。
に供給されると、制御回路５００は、この量子化信号が
「１」であるときにはリファレンス信号ｂを選択するよ
うに制御信号を出力し、一方、量子化信号が「０」であ
るときにはリファレンス信号ａを選択するように制御信
号を出力することによって、フィードバック制御しなが
らＡ／Ｄ変換動作を行う。
【００３２】このＡ／Ｄ変換器において、コンデンサ１
０ａ、１０ｂの組、コンデンサ１１ａ、１１ｂの組、さ
らには演算増幅器２０のフィードバックループ内のコン
デンサ３１ａ、３１ｂの組には、本発明のコンデンサを
適用しているため、チャージノイズを低減しつつ容量値
の非線形性を極力低減可能なキャパシタ回路や積分回路
を含むＡ／Ｄ変換器を実現できることができ、もって、
変換誤差の少ないＡ／Ｄ変換器を実現できる。
０ａ、１０ｂの組、コンデンサ１１ａ、１１ｂの組、さ
らには演算増幅器２０のフィードバックループ内のコン
デンサ３１ａ、３１ｂの組には、本発明のコンデンサを
適用しているため、チャージノイズを低減しつつ容量値
の非線形性を極力低減可能なキャパシタ回路や積分回路
を含むＡ／Ｄ変換器を実現できることができ、もって、
変換誤差の少ないＡ／Ｄ変換器を実現できる。
【００３３】
【発明の効果】以上説明したように、請求項１、５に係
る発明によれば、チャージノイズを低減しつつ容量値の
非線形性を極力低減可能なキャパシタ回路を実現できる
という効果が得られる。また、請求項２や３に係る発明
によれば、このキャパシタ回路を含むスイッチトキャパ
シタフィルタやＡ／Ｄ変換器を実現でき、特に、請求項
４に係る発明によれば、積分回路の積分結果に含まれる
誤差を低減できるという効果が得られる。
る発明によれば、チャージノイズを低減しつつ容量値の
非線形性を極力低減可能なキャパシタ回路を実現できる
という効果が得られる。また、請求項２や３に係る発明
によれば、このキャパシタ回路を含むスイッチトキャパ
シタフィルタやＡ／Ｄ変換器を実現でき、特に、請求項
４に係る発明によれば、積分回路の積分結果に含まれる
誤差を低減できるという効果が得られる。
【図１】本発明の実施の形態であるスイッチトキャパシ
タフィルタこれに接続された積分回路の回路図である。
タフィルタこれに接続された積分回路の回路図である。
【図２】図１に示すスイッチトキャパシタフィルタの等
価回路図である
価回路図である
【図３】従来回路の回路図である。
【図４】従来回路の等価回路図である。
【図５】従来回路の回路図である。
【図６】従来回路の等価回路図である。
【図７】半導体構造の模式的平面図である。
【図８】非線形性低減の原理説明図である。
【図９】本発明の他の実施の形態であるＡ／Ｄ変換器の
回路図である。
回路図である。
【図１０】Ａ／Ｄ変換器の動作タイミングチャートであ
る。
る。
【図１１】動作説明のための説明図である。
Ｓ１、Ｓ２ スイッチ Ｓ３、Ｓ４ 入力スイッチ １０ａ、１０ｂ コンデンサ １１ａ、１１ｂ コンデンサ ２０ 演算増幅器 ３０ コンデンサ ３１ インバータゲート １００ 入力サンプリング回路 ２００ 積分回路 ３００ 量子化器 ４００ リファレンス回路 ５００ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０３Ｍ 3/02
Claims (5)
- 【請求項１】 演算増幅器の入力端に接続されるキャパ
シタ回路であって、 第１の多結晶シリコンと第２の多結晶シリコンとを両電
極としたキャパシタを直列に複数接続してなり、さら
に、 互いに隣合うように接続された一方のキャパシタと他方
のキャパシタとの接続は、異なる多結晶シリコンを接続
して行われることを特徴とするキャパシタ回路。 - 【請求項２】 スイッチトキャパシタフィルタであっ
て、 第１の多結晶シリコンと第２の多結晶シリコンとを両電
極としたキャパシタを直列に複数接続したキャパシタ回
路と、 このキャパシタ回路による電荷蓄積、電荷転送を行うよ
うにスイッチング動作を行うスイッチング回路と、を備
え、 前記キャパシタ回路において、互いに隣合うように接続
された一方のキャパシタと他方のキャパシタとの接続
は、異なる多結晶シリコンを接続して行われることを特
徴とするスイッチトキャパシタフィルタ。 - 【請求項３】 請求項２に記載のスイッチトキャパシタ
フィルタと、 複数ある参照信号のいずれかを第２のスイッチトキャパ
シタフィルタを介して出力するリファレンス回路と、 前記スイッチトキャパシタフィルタの出力と前記リファ
レンス回路の出力との積分出力を行う積分回路と、 この積分回路の出力を量子化する量子化回路と、を含ん
で成るＡ／Ｄ変換器。 - 【請求項４】 請求項３に記載のＡ／Ｄ変換器におい
て、 前記積分回路は、演算増幅器とこの入出力端間を接続す
る第２のキャパシタ回路とを含んでなり、 前記第２のキャパシタ回路は、第１の多結晶シリコンと
第２の多結晶シリコンとを両電極としたキャパシタを直
列に複数接続してなり、さらに、 互いに隣合うように接続された一方のキャパシタと他方
のキャパシタとの接続は、異なる多結晶シリコンを接続
して行われることを特徴とするＡ／Ｄ変換器。 - 【請求項５】 演算増幅器の入力端に接続されるキャパ
シタ回路であって、 半導体基板により近く配置された第１の多結晶シリコン
と前記半導体基板からより遠くに配置された第２の多結
晶シリコンとを両電極としたキャパシタを直列に複数接
続してなり、さらに、 互いに隣合うように接続された一方のキャパシタと他方
のキャパシタとの接続は、異なる多結晶シリコンを接続
して行われ、かつ、いずれのキャパシタにおいても、前
記第２の多結晶シリコンが前記入力端方向側に接続され
るように構成されていることを特徴とするキャパシタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00659599A JP4393609B2 (ja) | 1999-01-13 | 1999-01-13 | キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00659599A JP4393609B2 (ja) | 1999-01-13 | 1999-01-13 | キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208711A true JP2000208711A (ja) | 2000-07-28 |
| JP4393609B2 JP4393609B2 (ja) | 2010-01-06 |
Family
ID=11642695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00659599A Expired - Fee Related JP4393609B2 (ja) | 1999-01-13 | 1999-01-13 | キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4393609B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009383A1 (en) * | 2001-07-17 | 2003-01-30 | Nokia Corporation | Capacitor arrangement and method for producing such a capacitor arrangement |
| JP2007288553A (ja) * | 2006-04-18 | 2007-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイッチトキャパシタ回路 |
| JP2007536799A (ja) * | 2004-05-07 | 2007-12-13 | ラティス セミコンダクタ コーポレイション | 低ジッタのスイッチドキャパシタ周波数シンセサイザのための制御信号の生成 |
-
1999
- 1999-01-13 JP JP00659599A patent/JP4393609B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009383A1 (en) * | 2001-07-17 | 2003-01-30 | Nokia Corporation | Capacitor arrangement and method for producing such a capacitor arrangement |
| JP2007536799A (ja) * | 2004-05-07 | 2007-12-13 | ラティス セミコンダクタ コーポレイション | 低ジッタのスイッチドキャパシタ周波数シンセサイザのための制御信号の生成 |
| JP2007288553A (ja) * | 2006-04-18 | 2007-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイッチトキャパシタ回路 |
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|---|---|
| JP4393609B2 (ja) | 2010-01-06 |
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