JP2007288553A - スイッチトキャパシタ回路 - Google Patents

Abstract

【課題】 複数のキャパシタ間に大きな容量比を実現する際に、単位キャパシタの総数を削減してレイアウト面積を小さくし、また演算増幅器の駆動能力を小さくする。
【解決手段】 第１のキャパシタを含むスイッチトキャパシタと、スイッチトキャパシタに接続され、第１のキャパシタに対して相対的に大きな容量値を有する第２のキャパシタおよびその他の回路素子とを含み、各キャパシタは所定の単位容量値を有する単位キャパシタをそれぞれの容量値に応じて１以上用いて構成されたスイッチトキャパシタ回路において、スイッチトキャパシタは、第１のキャパシタに代わり、縦属接続されるｎ個（ｎは２以上の整数）のキャパシタと、各キャパシタ間の（ｎ−１）個の接続点とアナロググランドとの接続を制御する（ｎ−１）個のスイッチを用い、このｎ個のキャパシタの合成容量値が第１のキャパシタの容量値よりも小さな容量値になるように構成する。
【選択図】 図１

Description

本発明は、キャパシタとスイッチで構成されるスイッチトキャパシタを可変抵抗器として用いたスイッチトキャパシタ回路に関する。

図４は、従来のスイッチトキャパシタ回路（ＳＣ積分器）の構成例を示す（非特許文献１）。なお、ＳＣ積分器（フィルタ）は、本明細書におけるスイッチトキャパシタ回路の一例として示すが、これに限定されるものではない。

図４において、ＳＣ積分器は、スイッチトキャパシタ１０を構成するキャパシタ１１（容量値Ｃ１）およびスイッチ１２−１，１２−２，１３−１，１３−２と、演算増幅器１４およびキャパシタ１５（容量値Ｃ２）を有し、入力端子Ｖin、スイッチトキャパシタ１０、演算増幅器１４およびキャパシタ１５、出力端子Ｖout の順に接続される。スイッチ１２−１，１２−２はクロックφ１が“Ｈ”時にオン（短絡）し、スイッチ１３−１，１３−２はクロックφ２が“Ｈ”時にオン（短絡）する構成である。

クロックφ１，φ２の関係は、図５に示すように、周期Ｔが互いに逆相であり、非オーバラップ期間Ｔｇをもつクロック信号となっている。スイッチトキャパシタ１０は、このようなクロックφ１，φ２によりスイッチ１２−１，１２−２，１３−１，１３−２のオンオフを相補的に制御する。すなわち、スイッチ１２−１，１２−２がオン、スイッチ１３−１，１３−２がオフのときに、スイッチトキャパシタ１０は等価的に図４(2) の構成となり、キャパシタ１１を介して入力端子Ｖinと演算増幅器１４およびキャパシタ１５が接続され、キャパシタ１１は入力端子Ｖinからの入力信号に応じて充電される。また、スイッチ１２−１，１２−２がオフ、スイッチ１３−１，１３−２がオンのときに、スイッチトキャパシタ１０は等価的に図４(3) の構成となり、キャパシタ１１はアナロググランドに接続されて蓄積した電荷が放電される。このように、スイッチトキャパシタ１０は、クロックφ１，φ２により、入力端子Ｖinからの入力信号でキャパシタ１１を充放電サンプリングして等価的な抵抗器として機能するようになっている。

このＳＣ積分器（フィルタ）の伝達関数は、スイッチ１２−１，１２−２，１３−１，１３−２を制御するクロックφ１，φ２の周期Ｔと各キャパシタ１１，１５の容量値Ｃ1,Ｃ2 の比（Ｃ1/Ｃ2)で決まる。すなわち、カットオフ周波数は(Ｃ1/Ｃ2)/Ｔとなり、その伝達関数は各容量値の絶対値ではなく相対的な容量比とクロック周波数で決まることになる。

このようなスイッチトキャパシタ回路を集積回路で構成する場合には、各キャパシタの容量比を精度よく実現するために単位容量値を有する単位キャパシタを用い、複数の単位キャパシタを並列接続して各キャパシタの所用の容量値を実現する構成となる。図４の構成において容量値Ｃ1,Ｃ2 の比を１：50とする場合には、キャパシタ１１を１個の単位キャパシタで構成すると、キャパシタ１５は50個の単位キャパシタを並列接続して構成することになる。

図６は、従来のスイッチトキャパシタ回路（ＳＣ不完全積分器）の構成例を示す。図５において、ＳＣ不完全積分器は、スイッチトキャパシタ２０を構成するキャパシタ２１（容量値Ｃ１）、キャパシタ２２（容量値Ｃ２）およびスイッチ２３−１，２３−２，２４−１，２４−２，２４−３と、演算増幅器２５およびキャパシタ２６（容量値Ｃ３）を有し、入力端子Ｖin、スイッチトキャパシタ２０、演算増幅器２５およびキャパシタ２６、出力端子Ｖout の順に接続される。スイッチ２３−１，２３−２はクロックφ１が“Ｈ”時にオン（短絡）し、スイッチ２４−１，２４−２，２４−３はクロックφ２が“Ｈ”時にオン（短絡）する構成であるが、図面では省略している。クロックφ１，φ２の関係は、図５に示すように相補的になっている。

スイッチ２３−１，２３−２がオン、スイッチ２４−１〜２４−３がオフのときに、キャパシタ２１，２２，２６は入力端子Ｖinからの入力信号に応じて充電される（サンプリングモード）。次に、スイッチ２３−１，２３−２がオフ、スイッチ２４−１〜２４−３がオンになると、キャパシタ２１，２２はアナロググランドに接続されて蓄積した電荷が放電され、出力電圧はキャパシタ２６で保持される（ホールドモード）。

このＳＣ不完全積分器（フィルタ）のカットオフ周波数は、クロックφ１，φ２の周期Ｔとキャパシタ２２，２６の容量値Ｃ2,Ｃ3 により、またゲイン特性はキャパシタ２１，２２の容量値Ｃ1,Ｃ2 により、次のように決まる。
カットオフ周波数：Ｃ2／((Ｃ2＋Ｃ3)・Ｔ)
ゲイン特性：Ｃ1／Ｃ2

ここで、容量値Ｃ1,Ｃ2,Ｃ3 の比を３：１：60とする場合には、キャパシタ２２を１個の単位キャパシタで構成すると、キャパシタ２１は３個の単位キャパシタを並列接続し、キャパシタ２６は60個の単位キャパシタを並列接続して構成することになり、合成64個の単位キャパシタが使用される。このときのカットオフ周波数は１／61Ｔ、ゲイン特性は３となる。
武部幹「スイッチトキャパシタ回路」，現代工学社，pp.6-8，ISBN4-87472-118-4

単位キャパシタを並列接続して各キャパシタを構成するスイッチトキャパシタ回路において、各キャパシタ間に所用の容量比を実現する場合には、容量値が大きい方のキャパシタに必要となる単位キャパシタの数はその容量比に応じて多くなる。そのため、各キャパシタ間の容量比が大きくなった場合には、それらを収容するレイアウト面積が増大する問題があった。例えば、図４の例のように１：50の容量比を実現するためには、51個の単位キャパシタを用いる必要がある。

また、単位キャパシタの容量値はプロセス技術の制約上小さくするには限界があり、各プロセスで規定されるデザインルールから実現可能な単位キャパシタの下限容量値は制限される。そのため、例えば図４の例において、単位容量値を例えば0.1pＦとすれば、容量値Ｃ1 は0.1pＦ、容量値Ｃ２は５pＦ となり、これらのキャパシタの充放電を行うために駆動能力の大きな演算増幅器が必要となる。その結果、スイッチトキャパシタ回路（ＳＣ積分器）の消費電力が大きくなる問題があった。

本発明は、複数のキャパシタ間に大きな容量比を実現する際に、単位キャパシタの総数を削減してレイアウト面積を小さくし、また演算増幅器の駆動能力を小さくすることにより低消費電力を実現するスイッチトキャパシタ回路を提供することを目的とする。

本発明は、第１のキャパシタを含む１以上のキャパシタとスイッチで構成され、スイッチの操作によって各キャパシタに充電された電荷を放電させるフェーズを有するスイッチトキャパシタと、スイッチトキャパシタに接続され、第１のキャパシタに対して相対的に大きな容量値を有する第２のキャパシタおよびその他の回路素子とを含み、スイッチトキャパシタを構成するキャパシタおよび第２のキャパシタは、所定の単位容量値を有する単位キャパシタをそれぞれの容量値に応じて１以上用いて構成されたスイッチトキャパシタ回路において、スイッチトキャパシタは、第１のキャパシタに代わり、縦属接続されるｎ個（ｎは２以上の整数）のキャパシタと、各キャパシタ間の（ｎ−１）個の接続点とアナロググランドとの接続を制御する（ｎ−１）個のスイッチを用い、このｎ個のキャパシタの合成容量値が第１のキャパシタの容量値よりも小さな容量値になるように構成する。

ここで、第１のキャパシタの容量値を１としたときに、他のキャパシタの容量値はｎの倍数で表される。

また、単位キャパシタは第１電極および第２電極を有し、並列接続される単位キャパシタは、順番に第１電極どうしおよび第２電極どうしを接続し、一端の単位キャパシタの第１電極を入力端子とし、他端の単位キャパシタの第２電極を出力端子とする構成であり、縦属接続される単位キャパシタは、隣接する単位キャパシタの第１電極どうしと第２電極どうしを交互に接続し、一端の単位キャパシタの第１電極を入力端子とし、縦属接続数が偶数の場合は他端の単位キャパシタの第１電極を出力端子とし、縦属接続数が奇数の場合は他端の単位キャパシタの第２電極を出力端子とする構成である。

本発明のスイッチトキャパシタ回路は、スイッチトキャパシタの第１のキャパシタを複数の単位キャパシタの縦属接続構成とし、かつ各単位キャパシタに充電された電荷を放電させるフェーズを有する構成とすることにより、第１のキャパシタに対して相対的に大きな容量値を有する第２のキャパシタの容量値を小さくすることができる。これにより、ＤＣオフセットを増加させることなく、使用する単位キャパシタの総数を削減することができ、低消費電力および低オフセット電圧のスイッチトキャパシタ回路を実現することができる。

また、使用する単位キャパシタの総数を削減することにより集積回路上のレイアウト面積を小さくすることができるとともに、並列接続と縦属接続のレイアウトを共通にすることにより、小さなレイアウト面積で柔軟な回路構成が可能となる。

（第１の実施形態）
図１は、本発明のスイッチトキャパシタ回路の第１の実施形態を示す。本実施形態のスイッチトキャパシタ回路は、図４に示す従来構成のスイッチトキャパシタ１０において、１つのキャパシタ１１に代わり複数ｎ個のキャパシタ１１−１〜１１−ｎを縦属接続し、各キャパシタをアナロググランドに接続する複数（ｎ＋１）個のスイッチ１３−１〜１３−（ｎ＋１）を用いることを特徴とする。なお、縦属接続されるキャパシタ１１−１〜１１−ｎの入力側および出力側に接続されるスイッチ１３−１，１３−（ｎ＋１）は、図４に示す従来のスイッチ１３−１，１３−２に対応し、縦属接続されるキャパシタ１１−１〜１１−ｎの各接続点に接続されるスイッチ１３−２〜１３−ｎは新たに設けられるものであるが、この機能の詳細について後述する。また、これらのスイッチ１３−１〜１３−（ｎ＋１）は、クロックφ２に応じてオンオフする。

スイッチ１２−１，１２−２がオン、スイッチ１３−１〜１３−（ｎ＋１）がオフのとき、スイッチトキャパシタ１０は等価的に図１(2) の構成となり、キャパシタ１１−１〜１１−ｎは縦属接続されて入力端子Ｖinからの入力信号に応じて充電される。また、スイッチ１２−１，１２−２がオフ、スイッチ１３−１〜１３−（ｎ＋１）がオンのとき、スイッチトキャパシタ１０は等価的に図１(3) の構成となり、キャパシタ１１−１〜１１−ｎはアナロググランドに接続されて蓄積した電荷は放電される。

ここで、キャパシタ１１−１〜１１−ｎの各容量値をＣ11〜Ｃ1nとすると、縦属接続して得られる合成容量値Ｃs との関係は、
１／Ｃs ＝１／Ｃ11＋１／Ｃ12＋・・・＋１／Ｃ1(n-1)＋１／Ｃ1n
となる。例えば、各容量値Ｃ11〜Ｃ1nが等しくＣx としたときに、ｎ＝２の場合の合成容量値Ｃs はＣx ／２となり、ｎ＝３の場合の合成容量値Ｃs はＣx ／３となる。

ところで、従来構成における各キャパシタ１１，１５の容量値Ｃ1,Ｃ2 の比を１：50とすれば、51個の単位キャパシタを用いる必要があることを示した。一方、本実施形態の構成で同じ機能を実現するためには、キャパシタ１１−１〜１１−ｎの合成容量値Ｃs とキャパシタ１５の容量値Ｃ2 の容量比が
Ｃs ：Ｃ2 ＝１：50
となればよい。例えばｎ＝２の場合、キャパシタ１１−１，１１−２の容量値Ｃ11，Ｃ12を単位容量値１とすればＣs ＝0.5 となるので、対応するキャパシタ１５の容量値Ｃ2 は25となり、キャパシタ１１−１，１１−２とキャパシタ１５の容量比は
Ｃ11：Ｃ12：Ｃ2 ＝１：１：25
となる。これにより、キャパシタ１１−１，１１−２とキャパシタ１５は、合計27個の単位キャパシタで構成することができ、従来の51個に比べて約53％に低減される。

また、ｎ＝５の場合は、同様に
Ｃ11：Ｃ12：Ｃ13：Ｃ14：Ｃ15：Ｃ2 ＝１：１：１：１：１：10
となる。これにより、キャパシタ１１−１〜１１−５とキャパシタ１５は、合計15個の単位キャパシタで構成することができ、従来の51個に比べて約29％に低減される。

ところで、使用する単位キャパシタの総数を削減するだけであれば、縦続接続されたｎ個のキャパシタ１１−１〜１１−ｎ間の（ｎ−１）個の接続点とアナロググランドを接続するスイッチ１３−２〜１３−ｎは不要である。しかし、これらの（ｎ−１）個のスイッチを設けず、キャパシタのみの単純な直列接続回路では、外部からノイズ等が入ってきた場合に、各キャパシタ間の接続点の電位（ＤＣレベル）が不定となり、出力にＤＣオフセットが生じてしまう。そのため、本発明では、これらの（ｎ−１）個のスイッチを設け、各キャパシタ１１−１〜１１−ｎに充電された電荷をクロックφ２のフェーズで放電させるようにした。これにより、本発明のスイッチトキャパシタ回路では、ＤＣオフセットを増加させることなく、使用する単位キャパシタの総数を削減することが可能となった。

さらに、スイッチトキャパシタ回路の単位キャパシタの総数が削減されることにより、演算増幅器１４の駆動能力（消費電流）を低減することが可能となり、スイッチトキャパシタ回路の低消費電力化を実現することができる。

（第２の実施形態）
図２は、本発明のスイッチトキャパシタ回路の第２の実施形態を示す。本実施形態のスイッチトキャパシタ回路は、図６に示す従来構成のスイッチトキャパシタ２０において、最小の容量値を有するキャパシタ２２に代わり、ｎ＝３の場合として、３個のキャパシタ２２−１〜２２−３を縦属接続し、キャパシタ２１を含めて各キャパシタをアナロググランドに接続する５個のスイッチ２４−１〜２４−５を用いることを特徴とする。なお、スイッチ２４−１〜２４−５は、クロックφ２に応じてオンオフする。

スイッチ２３−１，２３−２がオン、スイッチ２４−１〜２４−５がオフのとき、キャパシタ２１，２２−１〜２２−３は縦属接続されて入力端子Ｖinからの入力信号に応じて充電される。また、スイッチ２３−１，２３−２がオフ、スイッチ２４−１〜２４−５がオンのとき、キャパシタ２１，２２−１〜２２−３はアナロググランドに接続されて蓄積した電荷は放電される。

ここで、キャパシタ２２−１〜２２−３の各容量値をＣ21〜Ｃ23とすると、縦属接続して得られる合成容量値Ｃs との関係は、
１／Ｃs ＝１／Ｃ21＋１／Ｃ22＋１／Ｃ23
となる。

ところで、図６の従来構成における各キャパシタ２１，２２，２６の容量値Ｃ1,Ｃ2,Ｃ3 の比を３：１：60とすれば、64個の単位キャパシタを用いる必要があることを示した。一方、本実施形態の構成で同じ機能を実現するためには、キャパシタ２１の容量値Ｃ1 とキャパシタ２２−１〜２２−３の合成容量値Ｃs の容量比とキャパシタ２６の容量値Ｃ3 の容量比が
Ｃ1 ：Ｃs ：Ｃ3 ＝３：１：60
となればよい。このとき、キャパシタ２２−１〜２２−３の容量値Ｃ21，Ｃ22，Ｃ23を単位容量値１とすればＣs ＝１／３となるので、対応するキャパシタ２１の容量値Ｃ1 は１、キャパシタ２６の容量値Ｃ3 は20となり、キャパシタ２１と、キャパシタ２２−１，２２−２，２２−３と、キャパシタ２６の容量比は
Ｃ1 ：Ｃ21：Ｃ22：Ｃ23：Ｃ3 ＝１：１：１：１：20
となる。これにより、キャパシタ２１と、キャパシタ２２−１，２２−２，２２−３と、キャパシタ２６は、合計24個の単位キャパシタで構成することができ、従来の64個に比べて37.5％に低減される。

一般に、図６に示すようにスイッチトキャパシタ回路を構成するキャパシタが３以上ある場合に、基準となるキャパシタ（２２）の容量値を１としたときに、他のキャパシタ（２１，２６）の容量値はｎの倍数で表される必要がある。

なお、本実施形態で用いたキャパシタ２２−１〜２２−３の各接続点をアナロググランドに接続するスイッチ２４−３，２４−４については、上述したようにＤＣオフセットの削減効果がある。また、スイッチトキャパシタ回路を構成する単位キャパシタの削減による効果も第１の実施形態と同様であり、演算増幅器２５の駆動能力（消費電流）を低減することが可能となり、スイッチトキャパシタ回路の低消費電力化を実現することができる。

また、一般にスイッチトキャパシタ回路には、図１または図４に示すように、キャパシタに充電された電荷をクロックφ２のフェーズで放電させるタイプの回路（例えば、非特許文献１の図1.7(a)) と、キャパシタの入力側が縦属接続されているときは出力側は接地され、入力側が接地されているときは出力側は縦属接続され、キャパシタに充電された電荷を放電させるフェーズを有さないタイプの回路（例えば、非特許文献１の図1.7(b)) がある。本発明のスイッチトキャパシタ回路の構成は、上記の動作原理からも明らかなように、前者のキャパシタに充電された電荷を放電させるフェーズを有するタイプのスイッチトキャパシタ回路に対して有効である。

（単位キャパシタの接続レイアウト例）
図３は、単位キャパシタの接続レイアウト例を示す。図３(1),(3) は、２つまたは３つの単位キャパシタを並列接続する場合を示し、図３(2),(4) は、２つまたは３つの単位キャパシタを縦属接続する場合を示す。それぞれ平面図と側面図を模式的に示している。

図３(1) に示す並列接続の２つの単位キャパシタ３１−１，３１−２は、下部電極３２どうしおよび上部電極３３どうしが接続され、一方の単位キャパシタの下部電極３２が入力端子となり、他方の単位キャパシタの上部電極３３が出力端子になっている。

図３(2) に示す縦属接続の２つの単位キャパシタ３１−１，３１−２は、上部電極３３どうしのみが接続され、それぞれの下部電極３２が入力端子および出力端子になっている。

図３(3) に示す並列接続の３つの単位キャパシタ３１−１，３１−２，３１−３は、順番に下部電極３２どうしおよび上部電極３３どうしが接続され、第１の単位キャパシタ３１−１の下部電極３２が入力端子となり、第３の単位キャパシタ３１−３の上部電極３３が出力端子になっている。

図３(4) に示す縦属接続の３つの単位キャパシタ３１−１，３１−２，３１−３は、隣接する単位キャパシタの下部電極３２どうしと上部電極３３どうしが交互に接続され、第１の単位キャパシタ３１−１の下部電極３２が入力端子となり、第３の単位キャパシタ３１−３の上部電極３３が出力端子になっている。

４以上の単位キャパシタを並列接続または縦属接続する場合も同様に構成される。このような接続レイアウトとすることにより、並列接続と縦属接続の場合でレイアウトを大きく変更する必要がなくなり、スイッチトキャパシタ回路で使用する各キャパシタの容量比の精度を保ったまま各キャパシタを構成することができる。

本発明のスイッチトキャパシタ回路の第１の実施形態を示す図。 本発明のスイッチトキャパシタ回路の第２の実施形態を示す図。 単位キャパシタの接続レイアウト例を示す図。 従来のスイッチトキャパシタ回路（ＳＣ積分器）の構成例を示す図。 クロックφ１，φ２を示す図。 従来のスイッチトキャパシタ回路（ＳＣ不完全積分器）の構成例を示す図。

符号の説明

１０，２０ スイッチトキャパシタ
１１，１５，２１，２２，２６ キャパシタ
１２，１３，２３，２４ スイッチ
１４ ２５ 演算増幅器
３１ 単位キャパシタ
３２ 下部電極
３３ 上部電極

Claims (3)

1. 第１のキャパシタを含む１以上のキャパシタとスイッチで構成され、スイッチの操作によって各キャパシタに充電された電荷を放電させるフェーズを有するスイッチトキャパシタと、
   前記スイッチトキャパシタに接続され、前記第１のキャパシタに対して相対的に大きな容量値を有する第２のキャパシタおよびその他の回路素子とを含み、
   前記スイッチトキャパシタを構成するキャパシタおよび前記第２のキャパシタは、所定の単位容量値を有する単位キャパシタをそれぞれの容量値に応じて１以上用いて構成されたスイッチトキャパシタ回路において、
   前記スイッチトキャパシタは、前記第１のキャパシタに代わり、縦属接続されるｎ個（ｎは２以上の整数）のキャパシタと、各キャパシタ間の（ｎ−１）個の接続点とアナロググランドとの接続を制御する（ｎ−１）個のスイッチを用い、このｎ個のキャパシタの合成容量値が前記第１のキャパシタの容量値よりも小さな容量値になるように構成した
   ことを特徴とするスイッチトキャパシタ回路。
2. 請求項１に記載のスイッチトキャパシタ回路において、
   前記第１のキャパシタの容量値を１としたときに、他のキャパシタの容量値はｎの倍数で表される
   ことを特徴とするスイッチトキャパシタ回路。
3. 請求項１に記載のスイッチトキャパシタ回路において、
   前記単位キャパシタは第１電極および第２電極を有し、
   並列接続される単位キャパシタは、順番に第１電極どうしおよび第２電極どうしを接続し、一端の単位キャパシタの第１電極を入力端子とし、他端の単位キャパシタの第２電極を出力端子とする構成であり、
   縦属接続される単位キャパシタは、隣接する単位キャパシタの第１電極どうしと第２電極どうしを交互に接続し、一端の単位キャパシタの第１電極を入力端子とし、縦属接続数が偶数の場合は他端の単位キャパシタの第１電極を出力端子とし、縦属接続数が奇数の場合は他端の単位キャパシタの第２電極を出力端子とする構成である
   ことを特徴とするスイッチトキャパシタ回路。
   

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