JP2002217685A - アナログ信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高い動作安定性を有し、かつ、アナログ信号
処理回路内部での信号飽和による信号歪みを低減するこ
とができるアナログ信号処理装置を提供する。 【解決手段】 アナログ信号を処理するためのスイッチ
トキャパシタ回路２−ｎを含むアナログ信号処理回路２
に対し、アナログ信号処理回路２の出力信号に生じるオ
フセット電圧を自動的に補償するために、アナログ信号
処理回路２の出力信号におけるオフセット電圧を検出す
るオフセット検出回路４をアナログ信号処理回路２の出
力端に接続するとともに、検出されたオフセット電圧を
アナログ信号処理回路２で処理されるアナログ信号から
減算するための減算回路５をアナログ信号処理回路２の
入力端または内部配線に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチトキャパ
シタ回路を含むアナログ信号処理回路と、上記アナログ
信号処理回路の出力信号に生じるオフセット電圧を自動
的に補償するオフセット補償回路とを備えるアナログ信
号処理装置に関するものであり、特に、時間連続アナロ
グ信号処理要素回路と、スイッチトキャパシタ回路を含
む時間離散アナログ信号処理要素回路とを組み合わせた
アナログ信号処理回路を備えるアナログ信号処理装置に
関するものである。

【０００２】

【従来の技術】従来のスイッチトキャパシタ回路を含む
アナログ信号処理回路のオフセット補償回路として、例
えば、特公平７−２００４９号公報に記載されているよ
うなスイッチトキャパシタフィルタの出力オフセット
（出力信号に生じるオフセット電圧）を補償する回路が
知られている。この構成例を、図２９および図３０に示
す。なお、図２９および図３０において、「ＳＣ」は、
スイッチトキャパシタ等価抵抗を示す。

【０００３】図２９の構成では、２つのオペアンプ（演
算増幅器）１８３・１８４を備えるスイッチトキャパシ
タフィルタ１８１の出力をオフセット検出器１８２にお
いて検出し、オフセット検出器１８２の出力をスイッチ
トキャパシタフィルタ１８１中の一方のオペアンプ１８
４の＋入力端子に接続している。これにより、スイッチ
トキャパシタフィルタ１８１の出力オフセットを低減す
ることが可能となる。

【０００４】一方、図３０の構成では、２つのオペアン
プ１８３・１８４を備えるスイッチトキャパシタフィル
タ１８１の出力をオフセット検出器１８２に入力し、オ
フセット検出器１８２の出力とスイッチトキャパシタフ
ィルタの出力とを加算器１８５によって合成（加算）し
ている。これにより、オフセットを低減することが可能
となる。

【０００５】

【発明が解決しようとする課題】しかしながら、一般
に、演算増幅器（オペアンプ）の入力には最適に動作で
きるバイアス電圧（最適バイアス電圧）が存在する一
方、演算増幅器（オペアンプ）の出力にも出力の中心と
なる電圧が存在する。これらの電圧は、必ずしも全ての
演算増幅器（オペアンプ）で同じとは限らない。図２９
の構成では、オペアンプ１８４の入力端子に別のオペア
ンプ１８２ａの出力が直接入力するようになっているの
で、適切な動作点が外れ、不安定になる可能性がある。

【０００６】具体的には、図２９の構成のように、オペ
アンプ１８４の入力端子に、直接、オペアンプ１８２ａ
の出力が入力している場合、オペアンプ１８４の非反転
入力端はオペアンプ１８２ａの出力電圧の中心を基準と
して動作するため、オペアンプ１８２ａの出力電圧の中
心がオペアンプ１８４の入力の最適な動作電圧と異なる
場合、オペアンプ１８４の動作が不安定になることが起
こり得る。

【０００７】また、図３０の構成では、加算器８３をス
イッチトキャパシタフィルタ１８１の後段に設けている
ので、スイッチトキャパシタフィルタ１８１の出力端で
オフセット電圧を補償することになる。そのため、オフ
セット電圧によるスイッチトキャパシタフィルタ１８１
内部での信号飽和が避けられず、信号歪みが発生しやす
い。すなわち、図３０の構成では、「フィードフォワー
ド」と呼ばれる手法を採用しており、検出したオフセッ
ト電圧を信号経路とは別の経路を辿らせ、スイッチトキ
ャパシタフィルタ１８１の出力部からオフセット分だけ
減算してオフセットを除去している。そのため、オペア
ンプ１８３の出力端で信号飽和が起きた場合には、確実
にオフセット補償することができない。

【０００８】本発明は、上記従来の問題に鑑みなされた
ものであり、その目的は、高い動作安定性を有し、か
つ、アナログ信号処理回路内部での信号飽和による信号
歪みを低減することができるアナログ信号処理装置を提
供することにある。

【０００９】

【課題を解決するための手段】本発明のアナログ信号処
理装置は、上記の課題を解決するために、アナログ信号
を処理するためのスイッチトキャパシタ回路を含むアナ
ログ信号処理回路と、上記アナログ信号処理回路の出力
信号に生じるオフセット電圧を自動的に補償するための
オフセット補償回路とを備えるアナログ信号処理装置で
あって、上記オフセット補償回路が、上記アナログ信号
処理回路の出力信号におけるオフセット電圧を検出する
ためにアナログ信号処理回路の出力端に接続されたオフ
セット検出回路と、上記オフセット電圧を上記アナログ
信号処理回路に帰還するための負帰還路とを備えるアナ
ログ信号処理装置において、上記負帰還路によって帰還
されたオフセット電圧を上記アナログ信号処理回路で処
理されるアナログ信号に対して加算または減算するため
の加減算回路が、上記アナログ信号処理回路の入力端に
接続されていることを特徴としている。

【００１０】上記構成によれば、オフセット検出回路の
出力信号を加減算回路を介してアナログ信号処理回路の
入力端に帰還するので、オフセット検出器１８２の出力
をスイッチトキャパシタフィルタ１８１（アナログ信号
処理回路）内部へ直接帰還する従来の図２９の構成のよ
うに１つの演算増幅器の入力端子に別の演算増幅器の出
力が直接入力するようになっていない。そのため、演算
増幅器の動作点を適切な範囲に保つことができ、高い動
作安定性を得ることができる。

【００１１】さらに、上記構成によれば、加減算回路を
上記アナログ信号処理回路の入力端に接続したことで、
アナログ信号処理回路の入力端でオフセット電圧を補償
することができる。それゆえ、スイッチトキャパシタフ
ィルタ１８１（アナログ信号処理回路）の出力端でオフ
セット電圧を補償する従来の図３０の構成と比較して、
オフセット電圧によるアナログ信号処理回路内部での信
号飽和を避けることが可能となる。その結果、低歪みの
アナログ信号処理装置を実現できる。

【００１２】本発明のアナログ信号処理装置は、上記の
課題を解決するために、アナログ信号を処理するための
スイッチトキャパシタ回路を含むアナログ信号処理回路
と、上記アナログ信号処理回路の出力信号に生じるオフ
セット電圧を自動的に補償するためのオフセット補償回
路とを備えるアナログ信号処理装置であって、上記オフ
セット補償回路が、上記アナログ信号処理回路の出力信
号におけるオフセット電圧を検出するためにアナログ信
号処理回路の出力端に接続されたオフセット検出回路
と、上記オフセット電圧を上記アナログ信号処理回路に
帰還するための負帰還路とを備えるアナログ信号処理装
置において、上記負帰還路によって帰還されたオフセッ
ト電圧を上記アナログ信号処理回路で処理されるアナロ
グ信号に対して加算または減算するための加減算回路
が、上記アナログ信号処理回路内部の配線上に設けられ
ていることを特徴としている。

【００１３】上記構成によれば、オフセット検出回路の
出力信号を加減算回路を介してアナログ信号処理回路内
部へ帰還するので、オフセット検出器１８２の出力をス
イッチトキャパシタフィルタ１８１（アナログ信号処理
回路）内部へ直接帰還する従来の図２９の構成のように
１つの演算増幅器の入力端子に別の演算増幅器の出力が
直接入力するようになっていない。そのため、演算増幅
器の動作点を適切な範囲に保つことができ、高い動作安
定性を得ることができる。

【００１４】さらに、上記構成によれば、加減算回路を
上記アナログ信号処理回路内部の配線上に接続したこと
で、アナログ信号処理回路の内部でオフセット電圧を補
償することができる。それゆえ、スイッチトキャパシタ
フィルタ１８１（アナログ信号処理回路）の出力端でオ
フセット電圧を補償する従来の図３０の構成と比較し
て、オフセット電圧によるアナログ信号処理回路内部で
の信号飽和を避けることが可能となる。その結果、低歪
みのアナログ信号処理装置を実現できる。

【００１５】なお、本願明細書において使用する次の用
語は、以下に説明する特定の意味を持つものとする。

【００１６】まず、「スイッチトキャパシタ回路」と
は、入力信号をサンプリングして処理する信号処理回路
の１種である。スイッチトキャパシタ回路は、クロック
信号で動作し、入力信号をサンプリングして処理するの
で、離散時間で信号処理を行うことになる。したがっ
て、スイッチトキャパシタ回路は、時間離散回路の１種
である。スイッチトキャパシタ回路は、サンプリング回
路、増幅回路、フィルタ、アナログ／デジタル変換器、
デジタル／アナログ変換器、ピーク検出回路などのアナ
ログ信号処理回路としてよく使用される。さらに、「ス
イッチトキャパシタフィルタ」とは、上述したスイッチ
トキャパシタ回路で実現されるフィルタである。また、
「スイッチトキャパシタ等価抵抗」とは、抵抗と等価な
スイッチトキャパシタ回路を指す。

【００１７】また、「アナログ信号処理要素回路」と
は、量子化していないすべてのアナログ信号を扱う回路
であり、スイッチトキャパシタ回路などの時間離散回路
だけでなく、時間連続な信号処理回路も含む。また、
「要素回路」とは、一般的な概念であり、抵抗、キャパ
シタ、インダクタ、演算増幅器（オペアンプ）、スイッ
チ、トランジスタなど、電気回路を構成しうるあらゆる
素子（部品）の中から選択されるいくつかの素子を組み
合わせて構成され、かつ、単独（単体）で増幅器やサン
プリング回路などの所定の機能を提供できる最小の回路
単位（機能ブロック）を指す。したがって、「アナログ
信号処理要素回路」とは、アナログ信号を処理する要素
回路を指している。また、「アナログ信号処理回路」と
は、１つあるいは複数のアナログ信号処理要素回路で構
成される信号処理回路全体を指す。

【００１８】図２４ないし図２８に、アナログ信号処理
要素回路の例を示す。図２４に示すアナログ信号処理要
素回路は積分回路、図２５に示すアナログ信号処理要素
回路は増幅回路、図２６に示すアナログ信号処理要素回
路はＲＣフィルタ（パッシブ）、図２７に示すアナログ
信号処理要素回路はスイッチトキャパシタ積分回路であ
り、図２８に示すアナログ信号処理要素回路はフィルタ
回路である。図２８に示すフィルタ回路のように、２つ
の演算増幅器１０５・１０５を持ち、一方の演算増幅器
１０５の出力端から他方の演算増幅器１０６の入力端へ
の帰還路１０７を内部に持った回路は、１つのアナログ
信号処理要素回路である。なぜなら、このような回路で
は、個々の演算増幅回路、すなわち、演算増幅器１０５
を含む回路部分１０８や、演算増幅器１０６を含む回路
部分１０９だけでは機能を有しておらず、帰還路１０７
を含めた回路全体１１０で機能（この場合はフィルタと
しての機能）を発揮するからである。

【００１９】また、「加減算回路」とは、加算回路また
は減算回路を指す。「時間離散回路」とは、離散時間で
信号処理を行う信号処理回路である。「時間連続回路」
とは、連続時間(Continuous-time) 回路とも呼ばれるも
のであり、信号のサンプリングを行わずに、正弦波なら
正弦波のまま信号の処理を行う回路である。時間連続回
路は、離散時間で動作する時間離散回路の対極にある。
時間連続回路としては、ＲＣフィルタなどがある。

【００２０】ところで、上記従来の特公平７−２００４
９号公報に開示されているオフセット補償回路では、オ
フセット補償の対象となるスイッチトキャパシタフィル
タ１８１は、２段ではなく１つのアナログ信号処理要素
回路のみからなっている。アナログ信号処理要素回路と
は、前述したように、明らかに何らかの機能を有してい
る機能ブロックである。上記のスイッチトキャパシタフ
ィルタ１８１は、前述した図２８のフィルタ回路と同様
に、２つのオペアンプ１８３・１８４を持ち、一方のオ
ペアンプ１８３の出力端から他方のオペアンプ１８４の
入力端への帰還を内部に持った回路である。そのため、
上記のスイッチトキャパシタフィルタ１８１は、個々の
オペアンプ１８３・１８４を含む回路部分では機能を持
たず、帰還を含めた回路全体で機能を発揮するものであ
る。その意味で、上記のスイッチトキャパシタフィルタ
８１は、２段ではなく、全体で１個のアナログ信号処理
要素回路である。

【００２１】そのため、上記従来のオフセット補償回路
では、複数のアナログ信号処理要素回路からなるアナロ
グ信号処理回路全体のオフセットを補償していない。言
い換えると、上記従来のオフセット補償回路では、時間
連続なアナログ信号処理要素回路やスイッチトキャパシ
タ回路を含む複数のアナログ信号処理要素回路からなる
アナログ信号処理回路全体のオフセット除去を行うこと
ができない。それゆえ、上記従来のオフセット補償回路
では、各アナログ信号処理要素回路に対して、特に時間
連続なアナログ信号処理要素回路に対して個別にオフセ
ット除去を行なう必要があった。その結果、回路の複雑
化、面積増大、消費電力増加などの問題を生じていた。

【００２２】すなわち、例えば、時間連続なアナログ入
力信号をスイッチトキャパシタフィルタのような時間離
散フィルタ（discrete-time filter) で処理する場合、
実用上、エイリアシングエラーと呼ばれる折り返し誤差
を除去する必要がある。そのため、このエイリアシング
エラーの発生を防止するために、時間離散フィルタの前
段に配置した時間連続フィルタ（continuous-time filt
er) によって、アナログ信号の帯域をアナログ信号の時
間離散フィルタのサンプリング周波数ｆｓの半分の周波
数、すなわちｆｓ／２までの周波数成分に予め制限して
おかなければならない。

【００２３】このように時間離散フィルタの前段に時間
連続フィルタを設けた場合、時間離散フィルタと同様
に、時間連続フィルタもオフセットを生じるので、時間
離散フィルタの前段に付加した時間連続フィルタのオフ
セットも補償しなければならない。このような場合、時
間離散フィルタに上記従来のオフセット補償回路を付加
しても、時間連続フィルタのオフセットを補償できない
可能性がある。

【００２４】すなわち、前述したような要素回路がゲイ
ンを持っている（増幅率が１倍より大きい）場合、アナ
ログ信号が増幅されるだけでなく、オフセットも同様に
増幅されてしまう。そのため、各要素回路毎にオフセッ
ト補償を行う必要がある。時間離散フィルタであるスイ
ッチトキャパシタフィルタのみにゲインがありスイッチ
トキャパシタフィルタで発生するオフセットが増幅され
る場合に関しては、上記従来技術のオフセット補償回路
を用いてオフセットを除去（補償）することができる。
しかしながら、スイッチトキャパシタフィルタの前段ま
たは後段にゲインを持つ時間連続フィルタを備え付けた
場合、時間連続フィルタ自体にオフセット補償機能を付
加しない限り、時間連続フィルタのオフセットは除去で
きない。つまり、従来の手法では、離散時間処理を行う
スイッチトキャパシタと時間連続フィルタとをまとめて
オフセット補償することはできず、それぞれに対してオ
フセット除去（補償）の手段を講じる必要があった。さ
らに、時間連続フィルタで増幅されたオフセットは、時
間連続フィルタの出力信号の電圧レベルの中心を＋側、
或いは−側に偏らせてしまう。したがって、フィルタ内
の演算増幅器の出力電圧レベルの中心を＋側、或いは−
側に偏らせてしまう。そのため、出力できる電圧範囲に
限界のある実際の演算増幅器では、出力信号の電圧レベ
ルの振れ幅（信号振幅）を押し狭めることとなり、＋側
あるいは−側の信号が飽和し、結果として、信号歪みを
発生する。すなわち、良好な信号処理特性が得られなく
なる。

【００２５】また、スイッチトキャパシタ型デジタル／
アナログ変換器によって処理したアナログ信号は、離散
的である。そのため、デジタル／アナログ変換したアナ
ログ信号に対して、帯域制限によるスムージング処理を
行うための時間連続フィルタをスイッチトキャパシタ型
デジタル／アナログ変換器の後段に設ける場合がある。
このような場合、スイッチトキャパシタ型デジタル／ア
ナログ変換器のオフセットだけでなく、時間連続フィル
タのオフセットも補償する必要がある。

【００２６】本発明の他の目的は、上記課題に鑑み、ス
イッチトキャパシタ回路を含む一連の複数のアナログ信
号処理要素回路からなるアナログ信号処理回路のオフセ
ットを一括して自動的に補償し、回路規模と回路消費電
力の低減を可能にした、信号歪みの少ないアナログ信号
処理装置を提供することにある。

【００２７】上記の課題を解決するために、上記アナロ
グ信号処理回路は、複数のアナログ信号処理要素回路か
らなることが好ましい。

【００２８】上記構成によれば、スイッチトキャパシタ
回路を含むアナログ信号処理回路において、ただ一つの
オフセット検出回路によって、スイッチトキャパシタ回
路を含む複数のアナログ信号処理要素回路からなるアナ
ログ信号処理回路全体に負帰還を形成することで、アナ
ログ信号処理回路内の全てのアナログ信号処理要素回路
のオフセットを一括して補償することができる。特に、
アナログ信号処理回路内の個々のアナログ信号処理要素
回路毎にオフセット補償回路を設ける必要がなくなり、
回路規模や消費電力の著しい増大を抑えることができ
る。

【００２９】また、上記の加減算回路がアナログ信号処
理回路内部の配線上に設けられたアナログ信号処理装置
においては、上記アナログ信号処理回路が、複数のアナ
ログ信号処理要素回路を接続してなり、上記加減算回路
が、アナログ信号処理要素回路間を接続する配線上に設
けられ、上記負帰還路によって帰還されたオフセット電
圧を直前のアナログ信号処理要素回路の出力信号に対し
て加算または減算するようになっていることがより好ま
しい。

【００３０】上記構成によれば、加減算回路の後段とな
るアナログ信号処理要素回路の入力端においてオフセッ
ト電圧を補償することができるので、加減算回路の後段
となるアナログ信号処理要素回路の内部でのオフセット
電圧による信号飽和をより確実に避けることができる。
それゆえ、より低歪みのアナログ信号処理装置を実現で
きる。

【００３１】上記各構成のアナログ信号処理装置におい
ては、アナログ信号処理回路が離散時間回路であるスイ
ッチトキャパシタ回路を含んでいるので、上記オフセッ
ト検出回路も離散時間回路、好ましくはスイッチトキャ
パシタ回路を含むことが望ましい。

【００３２】また、上記加減算回路は、上記オフセット
電圧に対してゲインを持つ、すなわち、上記オフセット
電圧に対して１より大きい増幅率を持つようにすること
もできる。

【００３３】本発明のアナログ信号処理装置において、
オフセットを十分に補償するためには、アナログ信号処
理回路の出力信号のオフセット電圧を十分に増幅したう
えでアナログ信号処理装置の入力端または内部に負帰還
する必要がある。上述したように加減算回路が少なくと
も上記オフセット電圧に対して１より大きい増幅率を持
つと、オフセット補償に必要な信号増幅をオフセット検
出回路と加減算回路とで分担することができる。これに
よって、オフセット検出回路の出力飽和を防止すること
ができ、また、より安定した帰還ループを形成すること
ができる。

【００３４】また、上記オフセット検出回路は、上記ア
ナログ信号処理回路の出力信号が入力されるスイッチト
キャパシタ等価抵抗と、上記スイッチトキャパシタ等価
抵抗の出力端に接続された第１演算増幅器と、上記第１
演算増幅器の入力端および出力端に接続されたキャパシ
タとを備えるスイッチトキャパシタ積分回路であること
が好ましい。

【００３５】本発明のアナログ信号処理装置において、
オフセットを十分に補償するためには、オフセット検出
回路の入力インピーダンスを十分に高くして負荷を軽く
する必要がある。上記構成のオフセット検出回路では、
スイッチトキャパシタ等価抵抗を介してアナログ信号処
理回路の出力信号を第１演算増幅器に入力するようにな
っているため、抵抗を用いたオフセット検出回路と比較
して等価的にインピーダンスを高くできる。その結果、
アナログ信号処理回路の設計が容易になる。

【００３６】また、本発明のアナログ信号処理装置は、
上記スイッチトキャパシタ回路を制御するための第１制
御クロック信号を上記スイッチトキャパシタ回路に供給
する第１クロック信号供給手段と、上記スイッチトキャ
パシタ積分回路を制御するための第２制御クロック信号
を上記スイッチトキャパシタ積分回路に供給する第２ク
ロック信号供給手段とをさらに備え、第２制御クロック
信号が、第１制御クロック信号と同期していることがよ
り好ましい。

【００３７】上記構成によれば、オフセット補償回路の
スイッチトキャパシタ積分回路のサンプリング動作とア
ナログ信号処理回路のスイッチトキャパシタ回路のサン
プリング動作とが同期するため、これらのサンプリング
のタイミングが一致する。これにより、信号のサンプリ
ングエラーを起こすことなく信号処理を行うことができ
る。また、オフセット補償回路のスイッチトキャパシタ
積分回路が、アナログ信号処理回路の出力がセトリング
した状態のアナログ信号処理回路の出力信号を取り込む
ことが可能となり、正確な信号処理が可能となる。ま
た、アナログ信号処理回路も、オフセット補償回路の出
力がセトリングした状態のオフセット補償回路の出力信
号を取りこむことができる。これによって、互いに本来
の信号成分ではないセトリングしていない状態の出力を
取りこまないようにできるため、これによる信号歪みの
発生を抑えることができる。すなわち、回路全体の同期
が、回路内の各点での正確な信号の伝達を可能とするこ
とができる。

【００３８】また、本発明のアナログ信号処理装置は、
上記アナログ信号処理回路のスイッチトキャパシタ回路
を制御するための第１制御クロック信号を上記スイッチ
トキャパシタ回路に供給する第１クロック信号供給手段
と、上記スイッチトキャパシタ積分回路を制御するため
の第２制御クロック信号を上記スイッチトキャパシタ積
分回路に供給する第２クロック信号供給手段とをさらに
備え、上記第２クロック信号供給手段が、第１制御クロ
ック信号を分周したクロック信号（第１制御クロック信
号の周波数の約数であるような周波数を持ったクロック
信号）を第２制御クロック信号として上記スイッチトキ
ャパシタ積分回路に供給するものであってもよい。

【００３９】上記構成によれば、アナログ信号処理回路
内のスイッチトキャパシタ回路を制御する第１制御クロ
ック信号を分周したクロック信号をスイッチトキャパシ
タ積分回路を制御する第２制御クロック信号としてスイ
ッチトキャパシタ積分回路に与えることで、オフセット
補償に必要なオフセット検出回路の通過帯域をさらに下
げることが可能となる。したがって、オフセット補償回
路で必要な帯域を確保するために、面積の広いキャパシ
タを用いる必要がなくなり、キャパシタの面積を小さく
抑えることができる。その結果、回路の面積の増大を抑
えることができるだけでなく、キャパシタ容量に伴う負
荷の増大を抑えることができるので、消費電力の増大も
抑えることができる。さらに、オフセット補償回路の通
過帯域を下げることで、アナログ信号処理回路の通過帯
域を広げることが可能になる。

【００４０】さらに、本発明のアナログ信号処理装置
は、上記スイッチトキャパシタ回路を制御するための第
１制御クロック信号を上記スイッチトキャパシタ回路に
供給する第１クロック信号供給手段と、上記スイッチト
キャパシタ積分回路を制御するための第２制御クロック
信号を上記スイッチトキャパシタ積分回路に供給する第
２クロック信号供給手段とをさらに備え、上記第２クロ
ック信号供給手段が、第１制御クロック信号を倍周（周
波数逓倍）したクロック信号（第１制御クロック信号の
周波数の整数倍であるような周波数を持ったクロック信
号）を第２制御クロック信号として上記スイッチトキャ
パシタ積分回路に供給するものであってもよい。

【００４１】上記構成によれば、オフセット補償回路の
ゲインを上げて、オフセット補償に要する時間を短縮す
ることができる。

【００４２】また、上記加減算回路は、＋入力端子およ
び−入力端子を有する第２演算増幅器と、抵抗素子また
はスイッチトキャパシタ等価抵抗（好ましくはスイッチ
トキャパシタ等価抵抗）からなる入力素子とを含み、上
記演算増幅器の＋入力端子および−入力端子の少なくと
も一方が、上記入力素子を介してオフセット検出回路の
出力端に接続されていることがより好ましい。

【００４３】上記構成によれば、アナログ信号処理回路
へオフセット信号（オフセット検出回路の出力信号）を
入力するための加減算回路が、抵抗素子またはスイッチ
トキャパシタ等価抵抗（好ましくはスイッチトキャパシ
タ等価抵抗）からなる入力素子を備えるため、オフセッ
ト補償回路の負荷を容量負荷とすることができる。これ
によって、オフセット補償回路内の演算増幅器の消費電
力の増加を抑えることが可能となる。

【００４４】また、オフセット検出回路および加減算回
路の両方にスイッチトキャパシタ等価抵抗を用いると、
それぞれの高入力インピーダンス特性により、上記アナ
ログ信号処理回路本体およびオフセット検出回路内部の
演算増幅器の消費電力の増大を抑えることが可能にな
る。

【００４５】また、上記加減算回路は、抵抗、スイッチ
トキャパシタ等価抵抗、およびキャパシタからなる群よ
り選ばれる少なくとも１種の素子と、演算増幅器とを備
えることが好ましい。

【００４６】また、上記加減算回路は、演算増幅器と、
演算増幅器の入力端子に接続され、かつ、処理対象のア
ナログ信号が入力される第１入力素子と、オフセット検
出回路の出力端および演算増幅器の入力端子に接続され
た第２入力素子と、演算増幅器の入力端子および出力端
子に接続された帰還素子とを備え、第１入力素子、第２
入力素子、および帰還素子が、抵抗、スイッチトキャパ
シタ等価抵抗、およびキャパシタからなる群より選ばれ
る少なくとも１種の素子であることが好ましい。上記構
成では、加減算回路のゲインが、素子同士の抵抗比また
は容量比により設定可能である。

【００４７】また、上記オフセット検出回路は、上記オ
フセット電圧に対して非常に大きいゲインを持つ、すな
わち、上記オフセット電圧に対して１よりずっと大きい
増幅率を持つことが好ましい。上記構成によれば、オフ
セット検出回路が上記オフセット電圧に対して非常に大
きいゲインを持つことで、オフセット除去に必要な帯域
を制限することができ、かつ、アナログ信号処理装置の
安定性を確保することができる。また、上記オフセット
検出回路のゲインは、アナログ信号処理装置の製造者が
スイッチトキャパシタ等価抵抗の容量とキャパシタの容
量との比を選択することによって任意に設定可能であ
る。アナログ信号処理装置の製造者は、上記オフセット
検出回路のゲインを調整して、装置の動作が開始されて
からオフセット電圧が補償されるまでの時間を短くした
り長くしたりすることが可能である。

【００４８】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１ないし図１９に基づいて説明すれ
ば、以下の通りである。なお、本実施形態では、本発明
を、複数のアナログ信号処理要素回路で構成されるアナ
ログ信号処理回路のオフセット補償に適用した場合につ
いて説明する。

【００４９】図１に示すように、本実施形態のアナログ
信号処理装置としてのオフセット補償回路付きアナログ
信号処理回路１は、少なくとも１個がスイッチトキャパ
シタ回路であるＮ個（Ｎ＞１）のアナログ信号処理要素
回路を縦続接続してなるアナログ信号処理回路２と、ア
ナログ信号処理回路２の出力信号に生じるオフセット電
圧を自動的に補償（キャンセル）するためのオフセット
補償回路３とを備えている。

【００５０】アナログ信号処理回路２は、処理対象とな
るアナログ信号が入力される第１アナログ信号処理要素
回路２−１から、処理済のアナログ信号を出力する第Ｎ
アナログ信号処理要素回路２−ＮまでのＮ個のアナログ
信号処理要素回路２−１〜２−Ｎで構成される。これら
アナログ信号処理要素回路２−１〜２−Ｎのうち、１つ
または複数の第ｎアナログ信号処理要素回路２−ｎ（ｎ
は１〜Ｎの任意の自然数）は、スイッチトキャパシタ回
路である。

【００５１】このスイッチトキャパシタ回路としては、
特に制限なく、公知の種々のスイッチトキャパシタ回
路、例えば、特公平７−２００４９号公報に記載されて
いるスイッチトキャパシタフィルタ、公知のスイッチト
キャパシタ型デジタル／アナログ変換器、公知のスイッ
チトキャパシタ回路で実現される他のアナログ信号処理
要素回路（増幅器、積分器、バッファ、アナログ／デジ
タル変換器など）を使用することができる。

【００５２】ところで、上記従来の特公平７−２００４
９号公報に開示されているオフセット補償回路では、オ
フセット補償の対象となる回路の種類が、スイッチトキ
ャパシタバンドパスフィルタまたはスイッチトキャパシ
タローパスフィルタであり、適用範囲が限られている。
上記従来の公報には、他の回路、例えばスイッチトキャ
パシタ型デジタル／アナログ変換器などの他のスイッチ
トキャパシタ回路のオフセット補償については、記述が
ない。スイッチトキャパシタ型デジタル／アナログ変換
器などの他のスイッチトキャパシタ回路も、オフセット
を補償する必要がある。

【００５３】これに対し、本発明では、スイッチトキャ
パシタフィルタ以外の他のスイッチトキャパシタ回路の
オフセット補償にまで適用範囲を広げているので、スイ
ッチトキャパシタフィルタ以外の他のスイッチトキャパ
シタ回路のオフセット補償が可能である。また、アナロ
グ信号処理回路２は、スイッチトキャパシタ回路以外の
アナログ信号処理要素回路、例えば、図２に示す時間連
続フィルタなどの時間連続回路を含んでいてもよく、そ
の場合、スイッチトキャパシタ回路以外のアナログ信号
処理要素回路のオフセットを補償できる。

【００５４】図２に示す時間連続フィルタは、出力端子
が出力端６８に接続されるとともに＋入力端子が接地さ
れた演算増幅器６６と、入力端６７と演算増幅器６６の
−入力端子との間に入力側からこの順で直列接続された
抵抗６９および抵抗６２と、抵抗６９および抵抗６２の
接続点と演算増幅器６６の出力端子とに接続された抵抗
６３と、演算増幅器６６の−入力端子および出力端子に
接続されたキャパシタ６４と、抵抗６９および抵抗６２
の接続点に接続されるとともに接地されたキャパシタ６
５とを備えている。

【００５５】オフセット補償回路３は、アナログ信号処
理回路２の出力信号におけるオフセット電圧を含む低周
波成分を検出するために第Ｎアナログ信号処理要素回路
２−Ｎに接続されたオフセット検出回路４と、オフセッ
ト検出回路４の出力信号（検出された低周波成分）をア
ナログ信号処理回路２に帰還するための負帰還路６と、
負帰還路６によって帰還されたオフセット検出回路４の
出力信号を処理対象のアナログ信号である入力信号８か
ら減算するための減算回路（加減算回路）５とを備えて
いる。減算回路５は、アナログ信号処理回路２の入力端
に処理対象のアナログ信号を入力するための配線上に設
けられている。すなわち、減算回路５は、出力端子がア
ナログ信号処理回路２の入力端に接続され、＋入力端子
に処理対象のアナログ信号が入力されるようになってい
る。また、減算回路５の−入力端子は、オフセット検出
回路４の出力端に接続されている。

【００５６】オフセット検出回路４は、アナログ信号処
理回路２の出力信号のうち、オフセット電圧を含む低周
波数成分（ある周波数以下の成分）を検出し、検出した
低周波数成分を負帰還路６を通して減算回路５へ出力す
るものである。すなわち、オフセット検出回路４は、オ
フセット電圧を含む低周波数成分（ある周波数以下の成
分）、例えば１０Ｈｚまでの周波数成分のみを通過させ
るとともに、直流（周波数０Ｈｚ）に対するゲインが十
分に大きくなっている。なお、本発明のアナログ信号処
理回路２で処理されるアナログ信号は、オフセット検出
回路４の通過帯域より高い周波数の成分を含み、かつ、
直流には情報を有していない信号であり、例えば、１Ｍ
Ｈｚ以上の周波数の信号である。

【００５７】ここで、第１アナログ信号処理要素回路２
−１から第Ｎアナログ信号処理要素回路２−ＮまでのＮ
個のアナログ信号処理要素回路２−ｐ（ｐ＝１，２，
…，Ｎ）のゲインをＧ_p （Ｇ_1,Ｇ_2,…，Ｇ_N ）、Ｎ個の
アナログ信号処理要素回路２−ｐの入力換算オフセット
電圧をＯ_p （Ｏ_1,Ｏ_2,…，Ｏ_N ）、オフセット検出回路
４のゲインをＦ（＞０）、入力信号８の電圧をＶin、出
力信号９の電圧をＶoutで表し、入出力の関係（Ｖinと
Ｖout との関係）を伝達関数で表すと、次式のようにな
る。

【００５８】

【数１】

【００５９】上記式中において、Ｏ₀ は、オフセット補
償回路付きアナログ信号処理回路１からオフセット補償
回路３を除いた場合のアナログ信号処理回路２の出力オ
フセット電圧（従来のアナログ信号処理装置の出力オフ
セット電圧）を表す。

【００６０】一方、オフセット補償回路付きアナログ信
号処理回路１からオフセット補償回路３を除いた場合の
出力信号９の電圧Ｖout ’は、次式で表される。

【００６１】 Ｖout ’＝Ｇ₁Ｇ₂…Ｇ_NＶin＋Ｏ₀ …（３） また、このときの入力信号８の電圧Ｖinと、出力信号９
の電圧Ｖout およびＶout ’との時間変化（時間ｔによ
る電圧Ｖの変化）を図３に示す。

【００６２】入力信号８として、図３（ａ）に示す電圧
Ｖinを持つ入力信号８が与えられたとき、式（３）に示
したオフセット補償回路３を除いた場合のアナログ信号
処理回路２の出力信号９の電圧Ｖout ’は、図３（ｂ）
に示すように、入力信号８の電圧レベルＶinの中心（平
均値；この場合は０）に対して出力信号９が出力オフセ
ットＯ₀ の分だけ、中心がシフトする。

【００６３】一方、オフセット補償回路３を接続した本
発明に係るオフセット補償回路付きアナログ信号処理回
路１においては、オフセット検出回路４の直流（周波数
０Ｈｚ）に対するゲインＦが十分に大きいので、Ｆ→∞
とみなせる。すると、Ｇ₁Ｇ₂…Ｇ_NＦ→∞となり、式
（１）のオフセットの項（第２項）が消え、出力信号９
のＶout は次式（４）で表される。

【００６４】

【数２】

【００６５】したがって、直流（周波数０Ｈｚ）におけ
るアナログ信号処理回路２の出力オフセットは、０にな
る。その結果、オフセット電圧が直流成分（周波数０Ｈ
ｚ）のみからなっていれば、オフセット電圧が完全に除
去される。このとき、直流（周波数０Ｈｚ）について
は、Ｖout ＝０となり、信号に含まれる直流成分も通過
しないことになるが、入力信号８は、直流には情報を有
していないので、問題は生じない。

【００６６】一方、ここで、入力信号８あるいは出力信
号９が、ある周波数ｆ₁ （＞０）までの帯域に情報を有
する信号であるとする。また、オフセット検出回路４
が、図４（ａ）のような周波数応答を持ち、通過帯域が
周波数ｆ₂ 以下であるとし、さらに、Ｆ＝１となる周波
数をｆ_a とする。すると、周波数ｆ_a より高い周波数の
信号については、Ｆ＝０となる。ｆ₁ ＞ｆ₂ とすると、
式（１）から直流成分であるオフセットは既に存在しな
いので、前記の式（４）のようになる。さらに、Ｆ→０
であるため、 Ｖout ＝Ｇ₁Ｇ₂...Ｇ_NＶin とできる。例えば、図４（ａ）のように、オフセット検
出回路４がｆ₂ ＝１０Ｈｚまでの通過帯域を有し、直流
でのゲインＦがＦ≫Ｇ（理想的には直流でＦ→∞）であ
り、図４（ｂ）のように、入力信号８が、ｆ₁ ＝１００
ｋＨｚまでの帯域に情報を有する信号であり、直流には
情報を有していないとすると、Ｖout ／Ｖinの関係は、
図４（ｃ）に示すようになる。

【００６７】すなわち、直流に対するオフセット検出回
路４のゲインＦが非常に大きいので、直流（周波数０Ｈ
ｚ）については、信号もオフセットもキャンセルされ
る。すなわち、周波数ｆ＝０では、直流なので、オフセ
ットが存在しない。また、Ｆ＝１となるある周波数ｆ＝
ｆ_a において、出力Ｖout はＶout ＝Ｖinとなる。ま
た、ｆ₂ ＜ｆ＜ｆ₁ においては、出力Ｖout は、 Ｖout ＝Ｇ₁Ｇ₂...Ｇ_NＶin となる。

【００６８】以上のように、図１のオフセット補償回路
付きアナログ信号処理回路１では、入力信号８とオフセ
ット電圧との周波数の違いを利用して、オフセット成分
をキャンセルすることができる。このときの出力信号９
を図３（ｃ）に示す。

【００６９】なお、図３では、入力信号８および出力信
号９を共に時間連続なアナログ的な信号として示してい
たが、入力信号８および出力信号９は、時間的に離散な
信号や、デジタル信号などにもなり得る。時間的に離散
な出力信号９の電圧Ｖout の時間的変化の例を図５に示
す。また、アナログ信号処理回路２中において、アナロ
グ信号は、位置によって、時間連続なアナログ的な信号
になったり、時間的に離散な信号になったり、デジタル
信号になったりすることもある。

【００７０】次に、本実施形態および後述する他の実施
形態で用いることのできるオフセット検出回路４の例
を、図６を参照して説明する。

【００７１】この例のオフセット検出回路４は、スイッ
チトキャパシタ型オフセット電圧検出回路であり、図６
に示すように、演算増幅器（第１演算増幅器）４０と、
アナログ信号処理回路２の出力信号が入力される信号入
力端Ｆinと、信号入力端Ｆinおよび演算増幅器４０の−
入力端子に接続されたスイッチトキャパシタ等価抵抗４
１と、演算増幅器４０の−入力端子および出力端子に接
続された第１キャパシタ（キャパシタ）４２とを備え、
演算増幅器４０の＋入力端子が接地され、演算増幅器４
０の出力端子に減算回路５の一方の入力端であるオフセ
ット補償信号入力端Ｆout が接続されたものである。

【００７２】また、スイッチトキャパシタ等価抵抗４１
としては、１つまたは複数のキャパシタ、キャパシタの
一端と入力端および接地電位との間に設けられた１対ま
たは複数対の入力側スイッチ、およびキャパシタの他端
と出力端および接地電位との間に設けられた１対または
複数対の出力側スイッチを備えるスイッチトキャパシタ
を用いることができる。各スイッチ対を構成する２つの
スイッチは、互いに逆相である第１クロック信号および
第２クロック信号によってそれぞれ制御され、クロック
信号がハイレベル（Ｈレベル）のときに導通状態（Ｏ
Ｎ）となる一方、クロック信号がローレベル（Ｌレベ
ル）のときには遮断状態（ＯＦＦ）となる。したがっ
て、各スイッチ対を構成する２つのスイッチは、各々が
交互に導通状態および遮断状態となるとともに、一方の
スイッチが導通状態になっているときには、他方のスイ
ッチが遮断状態となる。また、入力側スイッチにおける
導通状態と遮断状態との切り替えと、出力側スイッチに
おける導通状態と遮断状態との切り替えとは同期する。

【００７３】スイッチトキャパシタ等価抵抗４１として
使用できるスイッチトキャパシタの例を図７ないし図１
０に示す。

【００７４】図７に示すスイッチトキャパシタは、第２
キャパシタ１０、第２キャパシタ１０の一端と入力端１
６および接地電位との間に設けられた１対の入力側スイ
ッチ１２・１３、および第２キャパシタ１０の他端と出
力端１７および接地電位との間に設けられた１対の出力
側スイッチ１４・１５を備えている。また、スイッチ１
２・１４は、図１１（ａ）に示す第１クロック信号によ
って制御される一方、スイッチ１３・１５は、図１１
（ｂ）に示す第２クロック信号によって制御される。し
たがって、第２キャパシタ１０の両端は、第１クロック
信号がＨレベルであるときには入力端１６および出力端
１７に接続される一方、第１クロック信号がＬレベルで
あるときには図７に示すように接地される。

【００７５】図８に示すスイッチトキャパシタは、図７
に示すスイッチトキャパシタにおける出力側スイッチ１
４・１５に代えて出力側スイッチ１８・１９を備えるも
のであり、また、スイッチ１９は、図１１（ａ）に示す
第１クロック信号によって制御される一方、スイッチ１
８は、図１１（ｂ）に示す第２クロック信号によって制
御される。したがって、第１クロック信号がＨレベルで
あるときには入力端１６が第２キャパシタ１０を介して
接地される一方、第１クロック信号がＬレベルであると
きには図８に示すように出力端１７が第２キャパシタ１
０を介して接地される。

【００７６】図９に示すスイッチトキャパシタは、図７
に示すスイッチトキャパシタと、図７に示すスイッチト
キャパシタと逆相で動作する以外は同一の構成を備える
スイッチトキャパシタとを並列接続したものに相当す
る。したがって、図９に示すスイッチトキャパシタは、
図７に示すスイッチトキャパシタの構成要素に加えて、
第２キャパシタ３０と、図１１（ａ）に示す第１クロッ
ク信号によって制御される入力側スイッチ３３および出
力側スイッチ３５と、図１１（ｂ）に示す第２クロック
信号によって制御される入力側スイッチ３２および出力
側スイッチ３４とを備えている。また、第２キャパシタ
３０の両端は、第１クロック信号がＨレベルであるとき
には接地される一方、第１クロック信号がＬレベルであ
るときには図９に示すように入力端１６および出力端１
７に接続される。

【００７７】図１０に示すスイッチトキャパシタは、図
８に示すスイッチトキャパシタと、図８に示すスイッチ
トキャパシタと逆相で動作する以外は同一の構成を備え
るスイッチトキャパシタとを並列接続したものに相当す
る。したがって、図１０に示すスイッチトキャパシタ
は、図８に示すスイッチトキャパシタの構成要素に加え
て、第２キャパシタ３０と、図１１（ａ）に示す第１ク
ロック信号によって制御される入力側スイッチ３３およ
び出力側スイッチ３９と、図１１（ｂ）に示す第２クロ
ック信号によって制御される入力側スイッチ３２および
出力側スイッチ３８とを備えている。また、第１クロッ
ク信号がＨレベルであるときには出力端１７が第２キャ
パシタ３０を介して接地される一方、第１クロック信号
がＬレベルであるときには図１０に示すように入力端１
６が第２キャパシタ３０を介して接地される。

【００７８】図６に示すオフセット検出回路は、スイッ
チトキャパシタ等価抵抗４１として図７ないし図１０に
示すスイッチトキャパシタのいずれを用いた場合におい
ても、シングルエンド型のスイッチトキャパシタ積分回
路として動作するようになっている。また、オフセット
検出回路４の伝達関数Ｈ（ｚ）は、次式に示すように第
１キャパシタ４２の容量Ｃ₁₂と第２キャパシタ１０（お
よび３０）の容量Ｃ₁₃との比Ｃ₁₃／Ｃ₁₂に比例する。

【００７９】

【数３】

【００８０】積分回路においては、直流ゲインＨ（ｚ＝
１）は、理想的には無限大である。ゆえに、直流成分で
あるオフセット電圧に対して、このような積分回路とし
て動作するオフセット検出回路は、非常に大きいゲイン
を有するため、前記の式（１）〜式（４）を得る条件
（あるいは後述する式（７）および式（８）を得る条
件）、すなわち、オフセット電圧に対してオフセット検
出回路４のゲインＦが非常に大きくなる条件は、 Ｆ＝｜Ｈ（ｚ＝１）｜＝∞ …（６） である。したがって、積分回路であるオフセット検出回
路４のゲインＦは、直流成分であるオフセット電圧に対
して非常に大きくなり、その結果、オフセット電圧をキ
ャンセルできる。

【００８１】次に、図１に示したオフセット補償回路付
きアナログ信号処理回路１において、図６に示すオフセ
ット検出回路４を用いた場合の、オフセット電圧補償の
プロセスを図１２を用いて説明する。

【００８２】第１出力信号２１、第２出力信号２２、お
よび第３出力信号２３は、回路動作開始時（オフセット
補償回路付きアナログ信号処理回路１の動作開始時）を
ｔ＝０として、それぞれｔ＝０，ｔ＝ｔ₁ ，ｔ＝ｔ
₂ （０＜ｔ₁ ＜ｔ₂ ）だけ時間が経過した時のオフセッ
ト補償回路付きアナログ信号処理回路１の出力信号９を
書き表したものであり、出力オフセット成分２０は、オ
フセット補償回路付きアナログ信号処理回路１の出力信
号９に含まれるオフセット電圧成分のみを、回路動作開
始時から時間を追って書き表したものである。また、オ
フセット補償信号２４は、オフセット検出回路４の出力
信号を回路動作開始時から時間経過を追って書き表した
ものである。

【００８３】ｔ＝０でオフセット補償回路付きアナログ
信号処理回路１が動作を開始したとき、オフセット補償
回路付きアナログ信号処理回路１の出力信号９は、図１
２（ａ）に示す第１出力信号２１のように、出力オフセ
ット電圧Ｏ₀ の分だけシフトして出力される。このと
き、オフセット検出回路４は、アナログ信号処理回路２
の出力オフセット電圧Ｏ₀ を検出できていないので、オ
フセット検出回路４の出力信号は、図１２（ｂ）に示す
オフセット補償信号２４のようにゼロである。

【００８４】次に、ｔ＝ｔ₁ のときを考える。オフセッ
ト検出回路４が、アナログ信号処理回路２の出力オフセ
ット電圧Ｏ₁ を検出すると、オフセット検出回路４の出
力信号の電圧値は、オフセット補償信号２４のようにＦ
₁ となる。オフセット検出回路４の出力信号は、アナロ
グ信号処理回路２に負帰還となるように、加算または減
算されるため、アナログ信号処理回路２のオフセット電
圧は、オフセット補償信号２４の分だけ、すなわちＦ₁
の分だけキャンセルされる。これにより、出力オフセッ
ト成分２０は、Ｏ₂ に減少する。したがって、ｔ＝ｔ₁
の時のオフセット補償回路付きアナログ信号処理回路１
の出力信号９の電圧Ｖout(ｔ＝ｔ₁ ）は、図１２（ａ）
に示す第２出力信号２２のように、オフセット電圧分Ｏ
₂ だけ０に近づく方向にシフトする。

【００８５】さらに時間が経過したｔ＝ｔ₂ のときを考
える。オフセット検出回路４は、すでに一部のオフセッ
ト電圧をキャンセルされたアナログ信号処理回路２の出
力オフセット成分２０のＯ₂ を検出しているため、ｔ＝
ｔ₁ の時の電圧値Ｆ₁ より大きい電圧値Ｆ₂ を持つオフ
セット補償信号２４を出力する。これにより、アナログ
信号処理回路２の出力オフセット成分２０はさらにキャ
ンセルされる。したがって、ｔ＝ｔ₂ の時のオフセット
補償回路付きアナログ信号処理回路１の出力信号９の電
圧Ｖout(ｔ＝ｔ₂ ）は、図１２（ａ）に示す第３出力信
号２３のように、さらに０に近づく。このようにして、
十分に時間が経過すると、オフセット補償回路付きアナ
ログ信号処理回路１の出力オフセット電圧がキャンセル
される。

【００８６】なお、オフセット検出回路４として、図１
３に示すようなフル差動型のスイッチトキャパシタ積分
回路を用いることも有効である。図１３は、オフセット
検出回路のフル差動構成の一例で、従来より、信号を差
動で処理するアナログ信号処理回路に対してよく用いら
れているものである。

【００８７】図１３に示すフル差動型のスイッチトキャ
パシタ積分回路は、−入力端子、＋入力端子、−出力端
子、および＋出力端子を持つ演算増幅器（第１演算増幅
器）５０と、アナログ信号処理回路２の出力信号が入力
される信号入力端Ｆin+ およびＦin- と、信号入力端Ｆ
in+ および演算増幅器５０の−入力端子に接続されたス
イッチトキャパシタ等価抵抗４１と、信号入力端Ｆin-
および演算増幅器５０の＋入力端子に接続されたスイッ
チトキャパシタ等価抵抗４１と、演算増幅器５０の−入
力端子および−出力端子に接続された第１キャパシタ
（キャパシタ）４２と、演算増幅器５０の−入力端子お
よび−出力端子に接続された第１キャパシタ（キャパシ
タ）４２とを備え、演算増幅器５０の−出力端子および
＋出力端子のそれぞれに減算回路５の一方の入力端であ
るオフセット補償信号入力端Ｆout-およびＦout+が接続
されたものである。

【００８８】このオフセット検出回路は、差動であるた
め、信号の加算、減算を信号端子の接続を変更するだけ
で実現できる。そのため、わざわざ反転回路を用いなけ
ればならない回路構成（差動でない回路）と比較して、
回路構成の簡素化に有効である。

【００８９】なお、オフセット検出回路４として、さら
に他のオフセット検出回路、例えば、特公平７−２００
４９号公報に記載されているオフセット検出回路を用い
ることも可能である。

【００９０】次に、本実施形態および後述する他の実施
形態における減算回路５に使用可能な減算回路の一例と
して差動入力形減算回路を、図１４を参照して説明す
る。

【００９１】図１４に示すように、この例の差動入力形
減算回路７９は、＋入力端子が抵抗７８を介して接地さ
れた演算増幅器７４と、処理対象のアナログ信号８（電
圧Ｖin) が入力される信号入力端７５と、信号入力端７
５および演算増幅器７４の−入力端子に接続された第１
入力素子７１と、オフセット検出回路４の出力端と接続
されたオフセット補償信号入力端７６（Ｆout)と、オフ
セット補償信号入力端７６および演算増幅器７４の＋入
力端子に接続された第２入力素子７２と、演算増幅器７
４の−入力端子および出力端子に接続された帰還素子７
３と、演算増幅器７４の出力端子に接続された、演算増
幅器７４の出力信号をアナログ信号処理回路２に送るた
めの信号出力端７７とを備えている。

【００９２】第１入力素子７１および第２入力素子７２
には、抵抗またはスイッチトキャパシタ等価抵抗を用い
ることができる。また、帰還素子７３には、抵抗、スイ
ッチトキャパシタ等価抵抗、またはキャパシタを用いる
ことができる。

【００９３】なお、本実施形態および後述する他の実施
形態において、他の周知のアナログ減算回路によっても
減算回路５を実現できることは明らかである。また、本
発明における加減算回路は、オフセット電圧がキャンセ
ルされるようにオフセット検出回路４の出力を入力信号
８に対して加算または減算するものであればよい。した
がって、オフセット検出回路４の出力信号の正負を反転
させれば、減算回路５に代えて加算回路を用いることも
可能である。

【００９４】減算回路５に代えて使用可能な加算回路と
しては、例えば、図１５に示す反転形加算回路９８があ
る。反転形加算回路９８は、図１５に示すように、＋入
力端子が接地された演算増幅器（第２演算増幅器）９４
と、処理対象のアナログ信号８（電圧Ｖin) が入力され
る信号入力端９５と、信号入力端９５および演算増幅器
９４の−入力端子に接続された第１入力素子９１と、オ
フセット検出回路４の出力端と接続されたオフセット補
償信号入力端９６（Ｆout)と、オフセット補償信号入力
端９６および演算増幅器９４の−入力端子に接続された
第２入力素子（入力素子）９２と、演算増幅器９４の−
入力端子および出力端子に接続された帰還素子９３と、
演算増幅器９４の出力端子に接続された、演算増幅器９
４の出力信号をアナログ信号処理回路２に送るための信
号出力端９７とを備えている。

【００９５】第１入力素子９１および第２入力素子９２
には、抵抗またはスイッチトキャパシタ等価抵抗を用い
ることができる。また、帰還素子９３には、抵抗、スイ
ッチトキャパシタ等価抵抗、またはキャパシタを用いる
ことができる。

【００９６】次に、図１に示すオフセット補償回路付き
アナログ信号処理回路１における減算回路５に代えて反
転形加算回路９８を用いたオフセット補償回路付きアナ
ログ信号処理回路の構成例を図１６に示す。

【００９７】図１６に示すように、この例のオフセット
補償回路付きアナログ信号処理回路（アナログ信号処理
装置）３１は、オフセット補償回路付きアナログ信号処
理回路１における減算回路５に代えて反転形加算回路９
８を用い、かつ、帰還素子９３として抵抗９３Ａ、第１
入力素子９１として抵抗９１Ａを用いたものである。反
転形加算回路９８における第２入力素子９２を除く部分
は、時間連続アナログ回路で実現した増幅器として機能
する。この構成では、演算増幅器９４の−入力端子に、
単純な抵抗またはスイッチトキャパシタ等価抵抗からな
る第２入力素子９２を介して、オフセット検出回路４の
出力信号が入力される。このようにして、オフセット検
出回路４の出力信号を加減算入力させることができる。

【００９８】反転形加算回路９８における第２入力素子
９２を除く部分は、アナログ信号処理要素回路とみなす
ことができる（以下、この部分をアナログ信号処理要素
回路部分と称する）。図１６において、結果的に、アナ
ログ信号処理要素回路部分と第２入力素子９２とによっ
て加減算回路が構成されているように見えるが、アナロ
グ信号処理要素回路部分はもともとアナログ信号処理回
路の一部であり、これは本来、オフセット電圧を加算す
る機能は有していない。図１６のアナログ信号処理要素
回路部分は例として増幅器として描いている。これにオ
フセット検出回路４の出力を入力する第２入力素子９２
を用いることにより、初めてオフセット電圧を加減算す
る加減算回路のように動作することができる。図１６の
構成は、加減算回路として演算増幅器を別途用いていな
いことに特徴があり、それにより省面積、低消費電力と
いう効果が発生する。したがって、アナログ信号処理要
素回路部分を、あくまでアナログ信号処理回路の構成要
素の一部であるように捉えれば、図１と図１６との相違
はある。

【００９９】なお、本発明に係るオフセット補償回路
は、ありとあらゆるアナログ信号処理装置のオフセット
を補償できる万能な回路ではなく、全てのオフセットが
補償できるとは限らない。例えば、アナログ信号処理回
路２の各段（アナログ信号処理要素回路２−１〜２−
Ｎ）全てのオフセットが非常に大きい場合や、各段（ア
ナログ信号処理要素回路２−１〜２−Ｎ）のゲインが非
常に大きい場合など、条件付きでオフセット補償が不可
能な場合がありうる。

【０１００】図１７ないし図１９のように各段での信号
が飽和しない範囲を明記したとき、図１７に示すゲイン
が非常に大きい場合や、図１８に示すオフセットが非常
に大きい場合には、オフセット補償が不可能であること
もありえる。しかし、実際の回路設計上では、それらの
大きさの範囲を十分に予測して設計する。あるいは、別
の回路方式を選択することも可能であろう。また、図１
９に示すように、事実上、オフセット検出回路４で逆の
オフセットを出力させることで、アナログ信号処理回路
２の中間段での飽和を防ぎ、アナログ信号処理回路２の
出力でのオフセットを補償することも可能になる。その
ように単純にどれだけの電圧を差し引いてやるかだけで
なく、逆のオフセット電圧としてどれだけの電圧を与え
ればよいかを自動で決められるのは、全体に掛かってい
る帰還路の効果である。

【０１０１】〔実施の形態２〕本発明の他の実施の形態
について図２０に基づいて説明すれば、以下の通りであ
る。なお、説明の便宜上、前記実施の形態１にて示した
各部材と同一の機能を有する部材には、同一の符号を付
記し、その説明を省略する。

【０１０２】本実施形態に係るアナログ信号処理装置と
してのオフセット補償回路付きアナログ信号処理回路１
１は、減算回路５が、少なくとも１個がスイッチトキャ
パシタ回路であるＮ（Ｎ≧２）個のアナログ信号処理要
素回路のうちの第ｍアナログ信号処理要素回路２−ｍと
第（ｍ＋１）アナログ信号処理要素回路２−（ｍ＋１）
との間を接続する配線（アナログ信号処理回路内部の配
線）上に設けられている以外は、実施の形態１のオフセ
ット補償回路付きアナログ信号処理回路１と同一の構成
を備えている。ただし、１≦ｍ＜Ｎである。

【０１０３】この場合、減算回路５は、直前の第ｍアナ
ログ信号処理要素回路２−ｍの出力信号から、負帰還路
６によって帰還されたオフセット検出回路４の出力信号
（低周波成分）を減算することになる。

【０１０４】本実施形態のオフセット補償回路付きアナ
ログ信号処理回路１１の出力は、次式で表される。

【０１０５】

【数４】

【０１０６】本実施形態のオフセット補償回路付きアナ
ログ信号処理回路１１においても、第１の実施形態で示
したのと同様に、直流については、オフセット検出回路
４のゲインＦが十分に大きいので、Ｇ_m+1Ｇ_m+2...Ｇ_NＦ
が十分に大きいとみなせる。そのため、直流の場合、式
（７）の第２項はキャンセルされ、アナログ信号処理回
路２の出力から、オフセットを含む項が無くなり、次式
で表される。

【０１０７】

【数５】

【０１０８】このようにして、本実施形態のオフセット
補償回路付きアナログ信号処理回路１１においても、実
施の形態１と同様に直流オフセットをキャンセルするこ
とができる。

【０１０９】〔実施の形態３〕本発明の他の実施の形態
について図２１ないし図２３に基づいて説明すれば、以
下の通りである。なお、説明の便宜上、前記実施の形態
１または２にて示した各部材と同一の機能を有する部材
には、同一の符号を付記し、その説明を省略する。

【０１１０】本実施形態に係るアナログ信号処理装置と
してのオフセット補償回路付きアナログ信号処理回路６
１は、図２２に示すように、第１クロック信号生成回路
（第１クロック信号供給手段）５７および第２クロック
信号生成回路（第２クロック信号供給手段）５８を追加
した点以外は、オフセット補償回路付きアナログ信号処
理回路１またはオフセット補償回路付きアナログ信号処
理回路１１と同様の構成を備えている。また、図示しな
いが、オフセット検出回路４は、前記の図６に示すスイ
ッチトキャパシタ積分回路である。

【０１１１】第１クロック信号生成回路５７は、メイン
制御クロック信号６０から、アナログ信号処理回路２に
含まれているスイッチトキャパシタ回路２−ｎを制御す
るための第１制御クロック信号５１を生成し、スイッチ
トキャパシタ回路２−ｎに供給するものである。また、
第２クロック信号生成回路５８は、メイン制御クロック
信号６０から、スイッチトキャパシタ積分回路であるオ
フセット検出回路４を制御するための第２制御クロック
信号５３を生成し、オフセット検出回路４に供給するも
のである。

【０１１２】図２１は、アナログ信号処理回路２に含ま
れているスイッチトキャパシタ回路を制御するための制
御クロック信号と出力動作の関係を示している。

【０１１３】第１制御クロック信号５１は、アナログ信
号処理回路２に含まれているスイッチトキャパシタ回路
２−ｎの制御クロック信号であり、信号出力５２はその
スイッチトキャパシタ回路２−ｎの出力信号を示す。一
方、第２制御クロック信号５３は、オフセット検出回路
４を制御する制御クロック信号であり、オフセット検出
回路出力５４は、オフセット検出回路４の出力信号を示
す。また、第３制御クロック信号５５は、減算回路５に
スイッチトキャパシタ等価抵抗を用いた場合に用いられ
る減算回路５を制御するための制御クロック信号を示
す。

【０１１４】スイッチトキャパシタ回路では、離散的な
動作で信号を出力するため、その出力信号をサンプリン
グするスイッチトキャパシタ回路の次段は、前段の出力
がセトリングしていないと、エラーを発生する。

【０１１５】このようなエラーを発生させないために、
本実施形態では、図２１に示すように、アナログ信号処
理回路２に含まれているスイッチトキャパシタ回路２−
ｎを制御する第１制御クロック信号５１、オフセット検
出回路４を制御する第２制御クロック信号５３、および
減算回路５を制御する第３制御クロック信号５５の全て
を同期させている。すなわち、制御クロック信号５１・
５３・５５のエッジを揃えている。これにより、すべて
のスイッチング動作する回路の出力がセトリングした状
態で信号の伝達が行なわれるため、サンプリングのエラ
ーが発生することを回避できる。

【０１１６】なお、図２２に示す構成では、第１制御ク
ロック信号５１をアナログ信号処理回路２に供給する第
１クロック信号生成回路５７と第２制御クロック信号５
３をオフセット検出回路４に供給する第２クロック信号
生成回路５８とを別々に設けていたが、これらの回路に
代えて、アナログ信号処理回路２およびオフセット検出
回路４の両方に共通のクロック信号を供給するクロック
信号生成回路を用いてもよい。

【０１１７】上記実施形態の第１クロック信号生成回路
５７および第２クロック信号生成回路５８は、互いに同
期したクロック信号（第１制御クロック信号５１および
第２制御クロック信号５３）を生成するようになってい
たが、第２クロック信号生成回路５８は、図２３に示す
ように、第１制御クロック信号５１を１／ｋ（ｋは２以
上の自然数）に分周したクロック信号を第２制御クロッ
ク信号５３として生成し、スイッチトキャパシタ積分回
路であるオフセット検出回路４に供給するものであって
もよい。

【０１１８】このとき、第２制御クロック信号５３のレ
ベルが変化するタイミング（エッジ）は全て、第１制御
クロック信号５１のレベルが変化するタイミング（エッ
ジ）と同期していることが望ましい。すなわち、第２ク
ロック信号生成回路５８は、第１制御クロック信号５１
を同期分周したクロック信号を第２制御クロック信号５
３としてオフセット検出回路４に供給するものであるこ
とが好ましい。

【０１１９】図６に示すオフセット検出回路４に図７に
示すスイッチトキャパシタ等価抵抗を用いた場合、オフ
セット検出回路４の伝達関数Ｈ（ｚ）は、次式（９）で
表される。さらに、ゲインの絶対値Ｈ（ｚ）が１になる
周波数がｆ_u で与えられたときの、式（５）で与えられ
る容量比は、式（１０）で求めることができる。

【０１２０】

【数６】

【０１２１】ただし、ｆ_s2はオフセット検出回路４の第
２制御クロック信号５３の周波数であり、Ｃ₁₂およびＣ
₁₃はそれぞれ、図６に示す第１キャパシタ４２の容量値
および図７に示す第２キャパシタ１０の容量値である。

【０１２２】式（１０）から分かるように、オフセット
検出回路４のサンプリング速度ｆ_S2を下げることでも、
ゲインや帯域を選択することが可能である。例えば、第
１制御クロック信号５１の周波数ｆ_s が１ＭＨｚとし
て、式（１０）より、同じ周波数の第２制御クロック信
号５３を用いて１ｋＨｚまでのオフセットを除去するた
めに必要なＣ₁₃／Ｃ₁₂の比は、０．００６３と求められ
る。精度のよいキャパシタの大きさにはＬＳＩの製造上
の下限があるため、第２キャパシタ１０の容量Ｃ ₁₃を下
げるのには限界がある。例えば、第２キャパシタ１０の
容量Ｃ₁₃を０．２ｐＦまで下げたとしても、第１キャパ
シタ４２の容量Ｃ₁₂は３１．８ｐＦとなり、大きなサイ
ズの第１キャパシタ４２が必要になり、非常に大きな配
置面積を必要とする。

【０１２３】しかし、オフセット検出回路４の第２制御
クロック信号５３の周波数を１／１０に分周し、１００
ｋＨｚとすると、式（１０）より、先ほどと同じ１ｋＨ
ｚまでのオフセットを除去するために必要なＣ₁₃／Ｃ₁₂
の比は、０．０６３と求められる。そのため、第２キャ
パシタ１０の容量Ｃ₁₃を先の場合と同じ０．２ｐＦにし
た場合、容量値Ｃ₁₂が３．１８ｐＦの第１キャパシタ４
２で実現できることとなり、先の場合に比べ、第１キャ
パシタ４２の面積を１／１０に減らすことができる。ま
た、第１キャパシタ４２の配置面積を小さくすることが
できるので、容易に実現ができるようになる。

【０１２４】また、同様に分周クロック信号を用いた場
合の影響を示すと、アナログ信号処理回路２が扱う信号
帯域に、低い周波数帯にまで信号が存在する場合、同じ
サイズの第１キャパシタ４２および第２キャパシタ１０
（および第２キャパシタ３０）を用いたオフセット検出
回路４に比べ、分周比に比例して、低域の帯域を広げる
ことができる。

【０１２５】なお、オフセット補償回路３にさらにゲイ
ンが必要な場合や、オフセット補償に要する時間の短縮
を可能にするため、図２２における第１クロック信号生
成回路５７および第２クロック信号生成回路５８におい
て、分周回路ではなく、倍周回路を用いることも可能で
ある。すなわち、第２クロック信号生成回路５８が、第
１制御クロック信号５１を倍周したクロック信号を第２
制御クロック信号５３として、スイッチトキャパシタ積
分回路であるオフセット検出回路４に供給するものであ
ってもよい。

【０１２６】この場合にも、第１制御クロック信号５１
のレベルが変化するタイミング（エッジ）は全て、第２
制御クロック信号５３のレベルが変化するタイミング
（エッジ）と同期していることが望ましい。すなわち、
第２クロック信号生成回路５８は、第１制御クロック信
号５１を同期倍周したクロック信号を第２制御クロック
信号５３としてオフセット検出回路４に供給するもので
あることが好ましい。

【０１２７】なお、以上の各実施形態では、アナログ信
号処理回路２がスイッチトキャパシタ回路を含む複数の
アナログ信号処理要素回路からなる場合について説明し
たが、本発明は、スイッチトキャパシタ増幅器のよう
な、１つのスイッチトキャパシタ回路だけからなるアナ
ログ信号処理回路のオフセット補償にも適用することが
できる。

【０１２８】

【発明の効果】本発明のアナログ信号処理装置は、以上
のように、負帰還路によって帰還されたオフセット電圧
をアナログ信号処理回路で処理されるアナログ信号に対
して加算または減算するための加減算回路が、上記アナ
ログ信号処理回路の入力端に接続されている構成であ
る。

【０１２９】上記構成によれば、オフセット検出回路の
出力信号を加減算回路を介してアナログ信号処理回路の
入力端に帰還するので、演算増幅器の動作点を適切な範
囲に保つことができ、高い動作安定性を有するアナログ
信号処理装置を提供できるという効果が得られる。さら
に、上記構成によれば、アナログ信号処理回路の入力端
でオフセット電圧を補償することができるので、オフセ
ット電圧によるアナログ信号処理回路内部での信号飽和
を回避して信号歪みを低減できるという効果が得られ
る。

【０１３０】したがって、これらにより、高い動作安定
性を有し、かつ、アナログ信号処理回路内部での信号飽
和による信号歪みを低減することができるアナログ信号
処理装置を提供することができる。

【０１３１】また、本発明のアナログ信号処理装置は、
以上のように、負帰還路によって帰還されたオフセット
電圧をアナログ信号処理回路で処理されるアナログ信号
に対して加算または減算するための加減算回路が、上記
アナログ信号処理回路内部の配線上に設けられている構
成である。

【０１３２】上記構成によれば、オフセット検出回路の
出力信号を加減算回路を介してアナログ信号処理回路内
部へ帰還するので、演算増幅器の動作点を適切な範囲に
保つことができ、高い動作安定性を有するアナログ信号
処理装置を提供できるという効果が得られる。さらに、
上記構成によれば、アナログ信号処理回路の内部でオフ
セット電圧を補償することができるので、オフセット電
圧によるアナログ信号処理回路内部での信号飽和を回避
して信号歪みを低減できるという効果が得られる。

【０１３３】したがって、これらにより、高い動作安定
性を有し、かつ、アナログ信号処理回路内部での信号飽
和による信号歪みを低減することができるアナログ信号
処理装置を提供することができる。

【０１３４】また、上記アナログ信号処理回路は、複数
のアナログ信号処理要素回路からなることが好ましい。
これにより、ただ一つのオフセット検出回路によって、
複数のアナログ信号処理要素回路からなるアナログ信号
処理回路全体に負帰還を形成することで、複数のアナロ
グ信号処理要素回路のオフセットを一括して補償するこ
とができる。

【０１３５】また、上記加減算回路は、上記オフセット
電圧に対して１より大きい増幅率を持つようにすること
もできる。これにより、オフセット補償に必要な信号増
幅をオフセット検出回路と加減算回路とで分担すること
ができるので、オフセット検出回路の出力飽和を防止す
ることができ、また、より安定した帰還ループを形成す
ることができる。

【０１３６】また、上記オフセット検出回路は、上記ア
ナログ信号処理回路の出力信号が入力されるスイッチト
キャパシタ等価抵抗と、上記スイッチトキャパシタ等価
抵抗の出力端に接続された第１演算増幅器と、上記第１
演算増幅器の入力端および出力端に接続されたキャパシ
タとを備えるスイッチトキャパシタ積分回路であること
が好ましい。これにより、アナログ信号処理回路の出力
の負荷の駆動能力を小さく抑えることができる。その結
果、消費電力の増大を抑えることができる。

【０１３７】また、上記各構成のアナログ信号処理装置
は、上記スイッチトキャパシタ回路を制御するための第
１制御クロック信号を上記スイッチトキャパシタ回路に
供給する第１クロック信号供給手段と、上記スイッチト
キャパシタ積分回路を制御するための第２制御クロック
信号を上記スイッチトキャパシタ積分回路に供給する第
２クロック信号供給手段とをさらに備え、第２制御クロ
ック信号が、第１制御クロック信号と同期していること
が好ましい。これにより、スイッチトキャパシタ積分回
路とスイッチトキャパシタ回路との間でサンプリングタ
イミングが一致する。それゆえ、信号のサンプリングエ
ラーを起こすことなく信号処理が可能となる。また、ス
イッチトキャパシタ積分回路とスイッチトキャパシタ回
路とが互いに本来の信号成分ではないセトリングしてい
ない状態の出力を取りこまないので、回路内の各点にお
いて信号歪みの発生を抑えて正確な信号の伝達を可能と
することができる。

【０１３８】また、上記各構成のアナログ信号処理装置
は、上記スイッチトキャパシタ回路を制御するための第
１制御クロック信号を上記スイッチトキャパシタ回路に
供給する第１クロック信号供給手段と、上記スイッチト
キャパシタ積分回路を制御するための第２制御クロック
信号を上記スイッチトキャパシタ積分回路に供給する第
２クロック信号供給手段とをさらに備え、上記第２クロ
ック信号供給手段が、第１制御クロック信号を分周した
クロック信号を第２制御クロック信号として上記スイッ
チトキャパシタ積分回路に供給するものであってもよ
い。これにより、オフセット補償に必要なオフセット検
出回路の通過帯域をさらに下げることができるので、オ
フセット補償回路で必要な帯域を確保するために面積の
広いキャパシタを用いる必要がなくなる。その結果、回
路の面積の増大を抑えることができるだけでなく、キャ
パシタ容量に伴う負荷の増大を抑えて消費電力を低く抑
えることができる。さらに、オフセット補償回路の通過
帯域を下げることで、アナログ信号処理回路の通過帯域
を広げることも可能になる。

【０１３９】また、上記各構成のアナログ信号処理装置
は、上記スイッチトキャパシタ回路を制御するための第
１制御クロック信号を上記スイッチトキャパシタ回路に
供給する第１クロック信号供給手段と、上記スイッチト
キャパシタ積分回路を制御するための第２制御クロック
信号を上記スイッチトキャパシタ積分回路に供給する第
２クロック信号供給手段とをさらに備え、上記第２クロ
ック信号供給手段が、第１制御クロック信号を倍周した
クロック信号を第２制御クロック信号として上記スイッ
チトキャパシタ積分回路に供給するものであってもよ
い。これにより、オフセット補償回路のゲインを上げ
て、オフセット補償に要する時間を短縮することができ
る。

【０１４０】また、上記加減算回路は、＋入力端子およ
び−入力端子を有する第２演算増幅器と、抵抗素子また
はスイッチトキャパシタ等価抵抗からなる入力素子とを
含み、上記第２演算増幅器の＋入力端子および−入力端
子の少なくとも一方が、上記入力素子を介してオフセッ
ト検出回路の出力端に接続されていることが好ましい。
これにより、オフセット補償回路の負荷を容量負荷とす
ることができるので、オフセット補償回路内の演算増幅
器の消費電力を低く抑えることができる。

【図面の簡単な説明】

【図１】本発明のアナログ信号処理装置の実施の一形態
としてのオフセット補償回路付きアナログ信号処理回路
の全体構成を示すブロック図である。

【図２】上記オフセット補償回路付きアナログ信号処理
回路が備えるアナログ信号処理要素回路として使用可能
な時間連続フィルタの例を示す回路図である。

【図３】上記オフセット補償回路付きアナログ信号処理
回路、および、図１に示すオフセット補償回路付きアナ
ログ信号処理回路からオフセット補償回路を除いたアナ
ログ信号処理回路（従来のアナログ信号処理装置）のそ
れぞれにおいて、アナログ的な信号が入力された場合の
入力信号の電圧レベルと出力信号の電圧レベルとの関係
を説明するための図であり、（ａ）は入力信号の電圧レ
ベル、（ｂ）は上記オフセット補償回路付きアナログ信
号処理回路の出力信号の電圧レベル、（ｃ）は従来のア
ナログ信号処理装置の出力信号の電圧レベルを示す。

【図４】オフセット補償回路によってオフセット電圧が
除去される原理を説明するための説明図であり、（ａ）
はオフセット検出回路の周波数応答特性、（ｂ）は入力
信号の周波数分布、（ｃ）は上記オフセット補償回路付
きアナログ信号処理回路のゲインの周波数依存性を示
す。

【図５】図１に示すオフセット補償回路付きアナログ信
号処理回路で出力可能な離散的な信号を示す図である。

【図６】本発明に用いられるオフセット検出回路の一例
を示すブロック図である。

【図７】上記オフセット検出回路に用いられるスイッチ
トキャパシタ等価抵抗の一例を示す回路図である。

【図８】上記オフセット検出回路に用いられるスイッチ
トキャパシタ等価抵抗の他の一例を示す回路図である。

【図９】上記オフセット検出回路に用いられるスイッチ
トキャパシタ等価抵抗のさらに他の一例を示す回路図で
ある。

【図１０】上記オフセット検出回路に用いられるスイッ
チトキャパシタ等価抵抗のさらに他の一例を示す回路図
である。

【図１１】上記スイッチトキャパシタ等価抵抗を制御す
るクロック信号の波形を示す波形図である。

【図１２】上記オフセット補償回路付きアナログ信号処
理回路におけるオフセット電圧補償のプロセスを説明す
るための説明図であり、（ａ） は出力信号および出力
オフセット成分の時間変化を示し、（ｂ） はオフセッ
ト検出回路の出力信号の時間変化を示す。

【図１３】オフセット検出回路として使用可能なフル差
動型のスイッチトキャパシタ積分回路の例を示すブロッ
ク図である。

【図１４】上記オフセット補償回路付きアナログ信号処
理回路に使用可能な加減算回路の一例としての差動入力
形減算回路を示すブロック図である。

【図１５】上記オフセット補償回路付きアナログ信号処
理回路に使用可能な加減算回路の他の一例としての反転
形加算回路を示すブロック図である。

【図１６】図１５に示す反転形加算回路を用いた場合の
オフセット補償回路付きアナログ信号処理回路の構成例
を示すブロック図である。

【図１７】ゲインが非常に大きい場合におけるアナログ
信号処理回路の各段での信号と各段で信号が飽和しない
範囲とを示す図である。

【図１８】オフセットが非常に大きい場合におけるアナ
ログ信号処理回路の各段での信号と各段で信号が飽和し
ない範囲とを示す図である。

【図１９】オフセット検出回路で逆のオフセットを出力
させた場合におけるアナログ信号処理回路の各段での信
号と各段で信号が飽和しない範囲とを示す図である。

【図２０】本発明のアナログ信号処理装置の他の実施の
形態としてのオフセット補償回路付きアナログ信号処理
回路の全体構成を示すブロック図である。

【図２１】オフセット補償回路付きアナログ信号処理回
路に含まれる各回路を制御する制御クロック信号と、各
回路の出力信号との時間的相関を示す図である。

【図２２】本発明のアナログ信号処理装置のさらに他の
実施の形態としての制御クロック信号生成回路を備える
オフセット補償回路付きアナログ信号処理回路の全体構
成を示すブロック図である。

【図２３】上記制御クロック信号生成回路で生成される
制御クロック信号の波形を示す波形図である。

【図２４】アナログ信号処理要素回路の一例を示す図で
ある。

【図２５】アナログ信号処理要素回路の他の一例を示す
図である。

【図２６】アナログ信号処理要素回路のさらに他の一例
を示す図である。

【図２７】アナログ信号処理要素回路のさらに他の一例
を示す図である。

【図２８】アナログ信号処理要素回路のさらに他の一例
を示す図である。

【図２９】従来のスイッチトキャパシタフィルタのオフ
セット補償回路の要部構成を示す図である。

【図３０】他の従来のスイッチトキャパシタフィルタの
オフセット補償回路の要部構成を示す図である。

【符号の説明】

１ オフセット補償回路付きアナログ信号処理回路（ア
ナログ信号処理装置） ２ アナログ信号処理回路 ２−１〜２−Ｎ アナログ信号処理要素回路 ２−ｎ スイッチトキャパシタ回路（アナログ信号処理
要素回路） ２−ｍ 第ｍアナログ信号処理要素回路 ２−（ｍ＋１） 第（ｍ＋１）アナログ信号処理要素回
路 ３ オフセット補償回路 ４ オフセット検出回路 ５ 減算回路（加減算回路） ６ 負帰還路 ８ 入力信号 ９ 出力信号 １１ オフセット補償回路付きアナログ信号処理回路
（アナログ信号処理装置） ３１ オフセット補償回路付きアナログ信号処理回路
（アナログ信号処理装置） ４０ 演算増幅器（第１演算増幅器） ４１ スイッチトキャパシタ等価抵抗 ４２ 第１キャパシタ（キャパシタ） ５０ 演算増幅器（第１演算増幅器） ５１ 第１制御クロック信号 ５３ 第２制御クロック信号 ５７ 第１クロック信号生成回路（第１クロック信号供
給手段） ５８ 第２クロック信号生成回路（第２クロック信号供
給手段） ６１ オフセット補償回路付きアナログ信号処理回路
（アナログ信号処理装置） ９２ 第２入力素子（入力素子） ９４ 演算増幅器（第２演算増幅器）

Claims (9)

【特許請求の範囲】
1. 【請求項１】アナログ信号を処理するためのスイッチト
   キャパシタ回路を含むアナログ信号処理回路と、 上記アナログ信号処理回路の出力信号に生じるオフセッ
   ト電圧を自動的に補償するためのオフセット補償回路と
   を備えるアナログ信号処理装置であって、 上記オフセット補償回路が、 上記アナログ信号処理回路の出力信号におけるオフセッ
   ト電圧を検出するためにアナログ信号処理回路の出力端
   に接続されたオフセット検出回路と、 上記オフセット電圧を上記アナログ信号処理回路に帰還
   するための負帰還路とを備えるアナログ信号処理装置に
   おいて、 上記負帰還路によって帰還されたオフセット電圧を上記
   アナログ信号処理回路で処理されるアナログ信号に対し
   て加算または減算するための加減算回路が、上記アナロ
   グ信号処理回路の入力端に接続されていることを特徴と
   するアナログ信号処理装置。
2. 【請求項２】アナログ信号を処理するためのスイッチト
   キャパシタ回路を含むアナログ信号処理回路と、 上記アナログ信号処理回路の出力信号に生じるオフセッ
   ト電圧を自動的に補償するためのオフセット補償回路と
   を備えるアナログ信号処理装置であって、 上記オフセット補償回路が、 上記アナログ信号処理回路の出力信号におけるオフセッ
   ト電圧を検出するためにアナログ信号処理回路の出力端
   に接続されたオフセット検出回路と、 上記オフセット電圧を上記アナログ信号処理回路に帰還
   するための負帰還路とを備えるアナログ信号処理装置に
   おいて、 上記負帰還路によって帰還されたオフセット電圧を上記
   アナログ信号処理回路で処理されるアナログ信号に対し
   て加算または減算するための加減算回路が、上記アナロ
   グ信号処理回路内部の配線上に設けられていることを特
   徴とするアナログ信号処理装置。
3. 【請求項３】上記アナログ信号処理回路が、複数のアナ
   ログ信号処理要素回路からなることを特徴とする請求項
   １または２に記載のアナログ信号処理装置。
4. 【請求項４】上記加減算回路が、上記オフセット電圧に
   対して１より大きい増幅率を持つことを特徴とする請求
   項１ないし３のいずれか１項に記載のアナログ信号処理
   装置。
5. 【請求項５】上記オフセット検出回路が、 上記アナログ信号処理回路の出力信号が入力されるスイ
   ッチトキャパシタ等価抵抗と、 上記スイッチトキャパシタ等価抵抗の出力端に接続され
   た第１演算増幅器と、 上記第１演算増幅器の入力端および出力端に接続された
   キャパシタとを備えるスイッチトキャパシタ積分回路で
   あることを特徴とする請求項１ないし４のいずれか１項
   に記載のアナログ信号処理装置。
6. 【請求項６】上記スイッチトキャパシタ回路を制御する
   ための第１制御クロック信号を上記スイッチトキャパシ
   タ回路に供給する第１クロック信号供給手段と、 上記スイッチトキャパシタ積分回路を制御するための第
   ２制御クロック信号を上記スイッチトキャパシタ積分回
   路に供給する第２クロック信号供給手段とをさらに備
   え、 第２制御クロック信号が、第１制御クロック信号と同期
   していることを特徴とする請求項５記載のアナログ信号
   処理装置。
7. 【請求項７】上記スイッチトキャパシタ回路を制御する
   ための第１制御クロック信号を上記スイッチトキャパシ
   タ回路に供給する第１クロック信号供給手段と、 上記スイッチトキャパシタ積分回路を制御するための第
   ２制御クロック信号を上記スイッチトキャパシタ積分回
   路に供給する第２クロック信号供給手段とをさらに備
   え、 上記第２クロック信号供給手段が、第１制御クロック信
   号を分周したクロック信号を第２制御クロック信号とし
   て上記スイッチトキャパシタ積分回路に供給するもので
   あることを特徴とする請求項５記載のアナログ信号処理
   装置。
8. 【請求項８】上記スイッチトキャパシタ回路を制御する
   ための第１制御クロック信号を上記スイッチトキャパシ
   タ回路に供給する第１クロック信号供給手段と、 上記スイッチトキャパシタ積分回路を制御するための第
   ２制御クロック信号を上記スイッチトキャパシタ積分回
   路に供給する第２クロック信号供給手段とをさらに備
   え、 上記第２クロック信号供給手段が、第１制御クロック信
   号を倍周したクロック信号を第２制御クロック信号とし
   て上記スイッチトキャパシタ積分回路に供給するもので
   あることを特徴とする請求項５記載のアナログ信号処理
   装置。
9. 【請求項９】上記加減算回路が、＋入力端子および−入
   力端子を有する第２演算増幅器と、抵抗素子またはスイ
   ッチトキャパシタ等価抵抗からなる入力素子とを含み、 上記第２演算増幅器の＋入力端子および−入力端子の少
   なくとも一方が、上記入力素子を介してオフセット検出
   回路の出力端に接続されていることを特徴とする請求項
   １ないし８のいずれか１項に記載のアナログ信号処理装
   置。