JP5624501B2

JP5624501B2 - フィルタ回路

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Publication number: JP5624501B2
Application number: JP2011040845A
Authority: JP
Inventors: 善一山崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2011-02-25
Filing date: 2011-02-25
Publication date: 2014-11-12
Anticipated expiration: 2031-02-25
Also published as: CN102651642B; US20120218035A1; JP2012178739A; US8456231B2; CN102651642A

Description

本発明は、スイッチトキャパシタ型のフィルタ回路に関する。

オーディオ分野およびその他各種通信分野において、ディジタル-アナログ(D/A)変換器は、ビットストリーム形式のディジタル信号の入力を受けて、アナログ信号を出力するために利用される。このようなD/A変換器から出力されたアナログ信号は、スイッチトキャパシタと差動増幅器を用いて構成された低域通過フィルタ(LPF)に入力される。このLPFに入力されるアナログ信号はフィルタリングされることで、高調波成分が充分に低減されたアナログ信号として出力される。

特許文献1や特許文献2には次の構成が開示されている。つまり、ビットストリーム形式のディジタル信号が入力される前段はスイッチトキャパシタと全差動型増幅器により1ビットD/A変換器を構成し、後段はスイッチトキャパシタと全差動型増幅器によりLPFを構成するD/A変換器である。

全差動型増幅器は、出力の直流レベルを安定化するために、コモンモードフィードバック回路（以下、CMFB回路）を有する。CMFB回路は、全差動型増幅器の二つの出力信号の平均電圧値を所定の電圧値にするようにフィードバックを行う回路である。CMFB回路には、連続時間型と離散時間型の二種類がある。連続時間型のCMFB回路は、二つの出力信号を抵抗で分圧した平均電圧値を所定の電圧値に一致させるフィードバック回路を有する。

スイッチトキャパシタ回路を使用する全差動型増幅器は、通常、離散時間型のCMFB回路を使用する。離散時間型のCMFB回路は、例えば、二つの出力信号と所定の電圧値を交互にキャパシタにサンプリングするなどして、離散時間でのフィードバックを行う。なお、特許文献1、2には、全差動型増幅器のCMFB回路の構成に関する記載はない。

特開平5-075471号公報特開平10-070466号公報

本発明は、歪特性に優れるフィルタ回路を得ることを目的とする。

また、スイッチングノイズが少ないフィルタ回路を得ることを目的とする。

本発明は、前記の目的を達成する一手段として、以下の構成を備える。

本発明にかかるフィルタ回路は、直列に接続された複数の低域通過フィルタを有し、入力信号を受けて出力信号を出力するフィルタ回路であって、前記複数の低域通過フィルタはそれぞれ、信号を入力するスイッチトキャパシタ回路、および、前記スイッチトキャパシタ回路の出力信号を増幅して出力する全差動型増幅器を有し、前記入力信号を受ける第一の低域通過フィルタが有する全差動型増幅器は、離散時間型のコモンモードフィードバック回路を有し、前記出力信号を出力する第二の低域通過フィルタが有する全差動型増幅器は、連続時間型のコモンモードフィードバック回路を有することを特徴とする。

本発明によれば、歪特性に優れるフィルタ回路を得ることができる。

また、スイッチングノイズが少ないフィルタ回路を得ることができる。

実施例1のフィルタ回路の構成例を説明するブロック図。実施例2のフィルタ回路の構成例を説明するブロック図。実施例3のフィルタ回路の構成例を説明するブロック図。実施例3のフィルタ回路の構成例を説明する回路図。実施例3のフィルタ回路の動作を説明するタイミング図。

以下、本発明にかかる実施例のディジタル-アナログ変換器（D/A変換器）を図面を参照して詳細に説明する。

図1のブロック図により実施例1のフィルタ回路の構成例を説明する。

図1に示す実施例1のスイッチトキャパシタ型フィルタ回路は、1ビットディジタル-アナログ変換器（1ビットDAC）40と直列に接続された二つの低域通過フィルタ(LPF)から構成される。第一の低域通過フィルタ(LPF1)はスイッチトキャパシタ回路(SC)11と全差動型増幅器(AMP)10から構成され、第二の低域通過フィルタ(LPF2)はSC21とAMP20から構成される。

各LPFにおいて、SCの出力は、AMPの非反転入力端子（以下、＋IN端子）と反転入力端子（以下、?IN端子）に入力される。さらに、AMPの出力をSCにフィードバックするため、AMPの第一の出力端子（正出力端子、以下、OUT_P端子）と、OUT_P端子の信号を反転した信号を出力する第二の出力端子（負出力端子、以下、OUT_N端子）はSCに接続される。

さらに、LPF1の出力（AMP10の出力）は、LPF2のSC21へ入力される。なお、SCはそれぞれ、複数のアナログスイッチとキャパシタとを含んで構成される。

次に、D/A変換器とフィルタ回路の動作を説明する。1ビットDAC40は、ディジタルビットストリーム形式の入力信号を入力されると、入力信号に応じて、二つの異なる基準電圧の何れかをSC11に出力する。例えば、入力信号がハイレベル‘1’の場合は第一の基準電圧Vref1を出力し、入力信号がローレベル‘0’の場合は第二の基準電圧Vref2（≠Vref1）を出力する。

SC11は、1ビットDAC40の出力信号に基づき電荷を蓄積する。その後、AMP10は、SC11が蓄積した電荷量に対応する電圧を増幅して、増幅した電圧をSC21に出力する。SC21は、AMP10の出力信号に基づき電荷を蓄積する。その後、AMP20は、SC21が蓄積した電荷量に対応する電圧を増幅して、OUT_P端子とOUT_N端子に出力する。

各SCは、キャパシタに対して、充電側に接続されたアナログスイッチと、放電側に接続されたアナログスイッチを周期的に交互に開閉することでキャパシタの充放電を行う。これにより、電荷の移動が生じてパルス状の電流が流れる。アナログスイッチの動作クロック周波数が充分に高い場合、キャパシタを抵抗と見做すことが可能になり、周波数が高いほど、そして、キャパシタの静電容量が大きいほど、抵抗と見なされたキャパシタの抵抗値は低くなる。この抵抗値と、AMPの入力と出力の間に接続されるキャパシタによってLPFが構成される。このLPFにより、ディジタルビットストリーム形式の入力信号をフィルタリングして、高調波成分を低減したアナログ信号を出力することができる。

SC11のキャパシタは、入力信号に応じたVref1またはVref2の電圧源から充電される。そのため、AMP10に入力される信号は、SC11のアナログスイッチの開閉ごとに電圧変動が大きく、AMP10が出力する電圧の変動も大きい。従って、AMP10のコモンモードフィードバック回路（以下、CMFB回路）を連続時間型にすると、出力電圧の変動が大きい状態で出力が常にフィードバックされるため、AMP10の動作電圧範囲が大きくなり歪特性が悪化する。言い換えれば、AMP10のCMFB回路を離散時間型することで、AMP10の出力電圧の変動を低減することができる。

また、AMP20のCMFB回路を連続時間型にすることで、離散時間型のCMFB回路が動作した場合に生じる、出力信号へのスイッチングノイズの影響を低減することができる。また、AMP20が入力する信号は、LPF1を通過した後の信号であり、AMP10の入力信号と比較してアナログスイッチの開閉ごとの電圧変動は小さい。従って、AMP20には、出力信号のスイッチングノイズが小さい連続時間型のCMFB回路を用いる方が好ましい。

このように、歪特性を向上させるにはAMP10のCMFB回路を離散時間型とし、スイッチングノイズを低減するにはAMP20のCMFB回路を連続時間型にすることが有効である。実施例1のスイッチトキャパシタ型フィルタ回路は、LPF1のAMP10として離散時間型のCMFB回路を有する全差動型増幅器を使用し、LPF2のAMP20として連続時間型のCMFB回路を有する全差動型増幅器を使用する。従って、歪特性に優れ、スイッチングノイズが少ないフィルタ回路が得られる。

以下、本発明にかかる実施例2のフィルタ回路を説明する。なお、実施例2において、実施例1と略同様の構成については、同一符号を付して、その詳細説明を省略する。

図2のブロック図により実施例2のフィルタ回路の構成例を説明する。図2に示すフィルタ回路は、AMP20のOUT_P端子とOUT_N端子がSC11に接続されている点で、実施例1のD/A変換器と異なる。

図2に示すD/A変換器とフィルタ回路の動作を説明する。SC11とAMP10は、1ビットDAC40の出力信号、および、AMP20の出力信号に基づき電荷を蓄積し、蓄積した電荷量に対応する電圧を増幅して、増幅した電圧をSC21に出力する。このような構成によれば、バタワースフィルタまたはチェビシェフフィルタなどを構成することができる。

図2に示す構成において、実施例1と同様に歪特性を向上させるには、AMP10のCMFB回路を離散時間型とし、スイッチングノイズを低減するにはAMP20のCMFB回路を連続時間型にすることが有効である。実施例2のスイッチトキャパシタ型フィルタ回路は、LPF1のAMP10として、離散時間型のCMFB回路を有する全差動型増幅器を使用し、LPF2のAMP20として、連続時間型のCMFB回路を有する全差動型増幅器を使用する。従って、歪特性に優れ、スイッチングノイズが少ないフィルタ回路が得られる。

以下、本発明にかかる実施例3のフィルタ回路を説明する。なお、実施例3において、実施例1、2と略同様の構成については、同一符号を付して、その詳細説明を省略する。

実施例1、2では直列に接続された二つのLPFを有するスイッチトキャパシタ型フィルタ回路を説明したが、実施例3では直列に接続された三つのLPFを有するスイッチトキャパシタ型フィルタ回路を説明する。

図3のブロック図により実施例3のフィルタ回路の構成例を説明する。つまり、実施例3のフィルタ回路は、実施例2のLPF1とLPF2の間に第三の低域通過フィルタ(LPF3)を有する構成である。

SC11の入力には、1ビットDAC40の出力、AMP10のOUT_P端子とOUT_N端子、および、AMP30のOUT_P端子とOUT_N端子が接続される。また、SC31の入力には、AMP10のOUT_P端子とOUT_N端子、AMP30のOUT_P端子とOUT_N端子、AMP20のOUT_P端子とOUT_N端子が接続される。また、SC21の入力には、AMP30のOUT_P端子とOUT_N端子、および、AMP20のOUT_P端子とOUT_N端子が接続される。

図3に示すフィルタ回路の動作を説明する。SC11とAMP10は、1ビットDAC40の出力信号、および、AMP30の出力信号に基づき電荷を蓄積し、蓄積した電荷量に対応する電圧を増幅して、増幅した電圧をSC31に出力する。SC31とAMP30は、AMP10の出力信号、および、AMP20の出力信号に基づき電荷を蓄積し、蓄積した電荷量に対応する電圧を増幅して、増幅した電圧をSC21に出力する。SC21とAMP20は、AMP30の出力信号に基づき電荷を蓄積し、蓄積した電荷量に対応する電圧を増幅して、増幅した電圧を出力する。

図3に示す構成において、AMP10、30の入力信号は、アナログスイッチの開閉ごとの電圧変動が大きく、AMP10、30の出力電圧の変動も大きい。従って、歪特性を向上させるにはAMP10、30のCMFB回路を離散時間型とすることが有効である。そして、スイッチングノイズを低減するには、実施例1、2と同様に、AMP20のCMFB回路を連続時間型にすることが有効である。

実施例3のスイッチトキャパシタ型フィルタ回路は、LPF1のAMP10およびLPF3のAMP30として離散時間型のCMFB回路を有する全差動型増幅器を使用する。また、LPF2のAMP20として連続時間型のCMFB回路を有する全差動型増幅器を使用する。従って、歪特性に優れ、スイッチングノイズが少ないフィルタ回路が得られる。

なお、上記では、LPF1とLPF2の間にLPF3を配置する構成を示したが、LPF1とLPF2の間にCMFB回路が離散時間型の複数のLPFを直列に接続してもよい。つまり、LPF1とLPF2の間に一つ以上のLPFを配置することができる。その場合、LPF2の差動出力信号を、LPF1とLPF2の間に配置した何れかのLPFのSCにフィードバックする。

本実施例にかかるフィルタ回路の、より具体的な回路構成例を説明する。図3の構成と対応する要素には、図3と同じ符号を付した。図4において、各スイッチトキャパシタ回路は、複数のキャパシタと複数のスイッチを含む。複数のスイッチに付した符号は、そのスイッチの開閉を制御する信号を意味している。

SC11は、AMP10の出力が入力信号として与えられる経路と、AMP20の出力が入力信号として与えられる経路と、を含み、制御信号sw1、sw2、dsw、およびdpswで制御される複数のスイッチを含む。このうち、制御信号dswは、図3に示した1ビットDACの出力がHiであって、かつ、制御信号sw1がHiである時にHiとなる。また、制御信号dswbは、1ビットDACの出力がLowであって、かつ、制御信号sw2がHiである時にHiとなる。

SC21は、全差動増幅器20の出力を、帰還容量を介して全差動増幅器20の入力端子に帰還させる経路に加えて、全差動増幅器20の出力および全差動増幅器30の出力が入力信号として選択的に与えられる経路と、を含む。

SC31は、全差動増幅器30の出力を、帰還容量を介して全差動増幅器30の入力端子に帰還させる経路に加えて、全差動増幅器30の出力および全差動増幅器20の出力が入力信号として選択的に与えられる経路と、を含む。

次に、図5のタイミング図を参照しながら、図4のフィルタ回路の動作を説明する。各スイッチは、対応する制御信号がHiの時にオンし、Lowの時にオフするものとする。dataは、1ビットDACに入力されるデジタル信号を意味している。

制御信号sw1とsw2とは、互いのHiとLowとが重複しないように交互にフィルタ回路に与えられる。デジタル信号dataがHiであるときに制御信号sw1とsw2とが交互に入力されることで、SC11は、(Vref1-Vref3)の電圧を、基準電圧Vref2を基準として全差動増幅器10の+IN端子に転送する。また、デジタル信号dataがHiであるときに制御信号sw1とsw2とが交互に入力されることで、SC11は、(Vref3-Vref2)の電圧を、基準電圧Vref1を基準として全差動増幅器10の-IN端子に転送する。ここで、基準電圧Vref3は、基準電圧Vref1およびVref2とは異なる電圧である。

一方、デジタル信号dataがLowであるときに制御信号sw1とsw2とが交互に入力されることで、SC11は、(Vref3-Vref2)の電圧を、基準電圧Vref1を基準として全差動増幅器10の+IN端子に転送する。また、デジタル信号dataがLowであるときに制御信号sw1とsw2とが交互に入力されることで、SC11は、(Vref1-Vref3)の電圧を、基準電圧Vref2を基準として全差動増幅器10の+IN端子に転送する。

SC21は、制御信号sw1およびsw2に基づいて、全差動増幅器30の出力および全差動増幅器20の出力を入力信号として受ける。

また、SC31は、制御信号sw1およびsw2に基づいて、全差動増幅器10の出力および全差動増幅器30の出力を入力信号として受ける。

なお、上記の実施例は、本発明を実施するに当っての具体化の例を示したものに過ぎず、それによって本発明の技術的範囲を限定的に解釈してはならない。つまり、本発明は、その技術思想、または、その主要な特徴から逸脱することなく、様々な形で実施することができる。

Claims

直列に接続された複数の低域通過フィルタを有し、入力信号を受けて出力信号を出力するフィルタ回路であって、
前記複数の低域通過フィルタはそれぞれ、信号を入力するスイッチトキャパシタ回路、および、前記スイッチトキャパシタ回路の出力信号を増幅して出力する全差動型増幅器を有し、
前記入力信号を受ける第一の低域通過フィルタが有する全差動型増幅器は、離散時間型のコモンモードフィードバック回路を有し、
前記出力信号を出力する第二の低域通過フィルタが有する全差動型増幅器は、連続時間型のコモンモードフィードバック回路を有することを特徴とするフィルタ回路。
前記複数の低域通過フィルタの各々が有する全差動型増幅器の差動出力信号を、当該低域通過フィルタが有する前記スイッチトキャパシタ回路に入力することを特徴とする請求項1に記載されたフィルタ回路。
前記第二の低域通過フィルタが有する全差動型増幅器の差動出力信号を、前記第一の低域通過フィルタが有するスイッチトキャパシタ回路に入力することを特徴とする請求項1または請求項2に記載されたフィルタ回路。
前記第一および第二の低域通過フィルタの間に、前記コモンモードフィードバック回路が離散時間型の全差動型増幅器を有する一つ以上の低域通過フィルタを直列に接続したことを特徴とする請求項1または請求項2に記載されたフィルタ回路。
前記第二の低域通過フィルタが有する全差動型増幅器の差動出力信号を、前記一つ以上の低域通過フィルタのうち、何れかの低域通過フィルタが有するスイッチトキャパシタ回路に入力することを特徴とする請求項4に記載されたフィルタ回路。
前記第一および第二の低域通過フィルタの間に、前記コモンモードフィードバック回路が離散時間型の全差動型増幅器を有する第三の低域通過フィルタを直列に接続し、
前記第三の低域通過フィルタが有する全差動型増幅器の差動出力信号を、前記第一の低域通過フィルタが有するスイッチトキャパシタ回路に入力し、
前記第二の低域通過フィルタが有する全差動型増幅器の差動出力信号を、前記第三の低域通過フィルタが有するスイッチトキャパシタ回路に入力することを特徴とする請求項1または請求項2に記載されたフィルタ回路。
前記入力信号は、1ビットディジタル-アナログ変換器の出力であることを特徴とする請求項1ないし6の何れか一項に記載されたフィルタ回路。