JP2014160903A - スイッチトキャパシタ回路 - Google Patents
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Abstract
【解決手段】サンプル期間に、基準電圧VIC1を基準として入力信号VipをコンデンサCにサンプリングし、ホールド期間に、前記コンデンサCでサンプリングした信号を、演算増幅器A1を用いて増幅するスイッチトキャパシタ回路10において、前記基準電圧VIC1は、前記演算増幅器A1に許容されるアナログコモン電圧範囲内の電圧VICと、前記入力信号の入力コモン電圧Vciと前記アナログコモン電圧Vcmとの差に比例した差分電圧と、を加算した電圧とする。
【選択図】 図1
Description
このようなスイッチトキャパシタ回路のうち、差動で動作するスイッチトキャパシタ回路では、差動入力信号Vip、Vinの入力コモン電圧がスイッチトキャパシタ回路内のアナログコモン電圧と異なると、ホールド期間における演算増幅器A1への入力コモン電圧が変動してしまう。特に、入力信号Vip、Vinの一方が固定の基準電圧で、他方が単相信号の場合、信号レベルによって入力信号Vip、Vinの入力コモン電圧が変動し、それによってホールド期間における演算増幅器A1への入力コモン電圧も大きく変動してしまうため、低電源電圧や高速動作時の演算増幅器A1の設計を非常に困難なものにしている。
図3は、スイッチトキャパシタ回路10の一例を示す回路図であって、差動信号を入力する、正極側および負極側、それぞれN個の単位コンデンサCと、演算増幅器A1と、を備えたスイッチトキャパシタ回路10のサンプル期間における構成を示している。実際にはサンプル期間とホールド期間とで、単位コンデンサCの接続先を切り替えるスイッチが存在するが、ここでは簡単のため図示していない。
負極側のN個のコンデンサCのうち、x個はある基準電圧VICを基準として、負極入力信号Vinをサンプルし、残りの(N−x)個のコンデンサCは前記基準電圧VICを基準として、アナログコモン電圧Vcmをサンプルする。
前記基準電圧VICは、例えば基準電圧生成回路20で生成される。
ここで、基準電圧VICは演算増幅器A1が正常に動作することが可能な入力コモン電圧の範囲内の電圧である。例として、入力段が図5に示すような構成を有する演算増幅器A1について説明する。
図4は、図3に示すスイッチトキャパシタ回路10の、ホールド期間における回路構成を示したものである。正極側のN個のコンデンサCの一端は演算増幅器A1の正極入力VIPに入力され、他端のうちy個は演算増幅器A1の負極出力Vopに接続されて負帰還を形成し、残りの(N−y)個がアナログコモン電圧Vcmに接続される。負極側のコンデンサCの一端は演算増幅器A1の負極入力VINに入力され、他端のうちy個は演算増幅器A1の正極出力Vonに接続されて負帰還を形成し、残りの(N−y)個がアナログコモン電圧Vcmに接続される。
Vsumc
=VIC−(1/N)・{x・(Vci−Vcm)+y・(Vcm−Vco)}
……(1)
Vsumc
=VIC−(x/N)・(Vci−Vcm) ……(2)
式(2)から明らかなように、入力信号Vip、Vinの入力コモン電圧Vciがスイッチトキャパシタ回路10のアナログコモン電圧Vcmと異なると、ホールド時、演算増幅器A1への入力コモン電圧Vsumcが基準電圧VICから変動してしまう。この変動量が、演算増幅器A1が正常に動作することが可能な入力コモン電圧範囲を超えてしまうと、スイッチトキャパシタ回路10が正常に動作しなくなる。
特許文献1の提案では、第1及び第2のクロックでスイッチトキャパシタ回路における複数のスイッチを制御して、演算増幅器に負帰還を施すコンデンサと入力信号をサンプルするコンデンサとをスイッチで切り換える構成としている。
特許文献2の提案では、前述した従来技術の基準電圧VICを、入力信号Vip、Vinの入力コモン電圧とすることによって(つまり、VIC=Vci)、入力信号レベルによる演算増幅器への入力コモン電圧変動を抑制するようにしている。
本発明は上述のような状況に鑑みてなされたものであり、スイッチトキャパシタ回路における演算増幅器の入力コモン電圧のレベル変動を大幅に抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することを目的とする。
まず、第1実施形態を説明する。
本発明は、差動で動作するスイッチトキャパシタ回路で用いられる基準電圧VICの生成回路に関するものである。スイッチトキャパシタ回路の機能構成は、図3、図4に示す従来の構成と同一である。
図1は、第1実施形態における基準電圧生成回路1の一例を示す回路図である。
基準電圧生成回路1は、コンデンサC1〜C3と、スイッチsw1〜sw5と、ボルテージフォロアA2と、基準電圧生成部11と、を含んでいる。スイッチsw1は、スイッチトキャパシタ回路10のアナログコモン電圧Vcmの入力端とコンデンサC1の一端との間に接続される。スイッチsw2は、正極入力信号Vipの入力端とコンデンサC1の一端との間に接続される。
コンデンサC1の他端と、コンデンサC2の他端と、コンデンサC3の一端とは共通に接続されて、ボルテージフォロアA2の非反転入力端子に接続される。コンデンサC3の他端は接地される。
スイッチsw5の一端は、コンデンサC1〜C3の共通接続点およびボルテージフォロアA2の非反転入力端子を結ぶライン間に接続され、他端に、基準電圧生成部11で生成された基準電圧VICが供給される。
そして、ボルテージフォロアA2の出力が基準電圧VIC1として出力される。
C1=C2
C3=2・{(N/x)−1}・C1 ……(3)
スイッチトキャパシタ回路10が図3に示すようにホールド期間の構成の状態にある時、図1に示す基準電圧生成回路1では、スイッチsw1、sw3、およびsw5が短絡し、sw2およびsw4が開放される。これにより、コンデンサC1、C2により、基準電圧生成部11で生成された基準電圧VICを基準として、アナログコモン電圧Vcmがサンプルされ、コンデンサC3により、前記基準電圧VICを基準として、グランドレベルがサンプルされる。
次に、スイッチトキャパシタ回路10が図3のサンプル期間の構成の状態にある時、図1のスイッチsw1、sw3、sw5が開放され、sw2、sw4が短絡する。この時、ボルテージフォロアA2の出力電圧、すなわち基準電圧VIC1は次式(4)で表される。
VIC1
=VIC+(x/N)・(Vci−Vcm) ……(4)
Vsumc
=VIC1−(x/N)・(Vci−Vcm)
=VIC+(x/N)・(Vci−Vcm)−(x/N)・(Vci−Vcm)
=VIC ……(5)
以上から、ホールド期間における演算増幅器A1への入力コモン電圧Vsumcを、図3、図4に示すスイッチトキャパシタ回路10への入力信号Vipの入力コモン電圧Vciの電圧レベルに依存せずに、より高精度に所望する基準電圧に制御することができる。
このように、第1実施形態におけるスイッチトキャパシタ回路10では、入力コモン電圧Vsumcを、高精度に所望の基準電圧に制御することができ、すなわち、入力コモン電圧Vsumcの変動を抑制することができる。そのため、低電源電圧や高速動作を行う演算増幅器A1を容易に実現することができ、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路10を提供することができる。
この第2実施形態は、上記第1実施形態と、基準電圧生成回路2の構成が異なること以外は、上記第1実施形態と同様である。すなわち、この第2実施形態は、前記式(4)で表される、基準電圧VIC1の生成方法が、第1実施形態と異なる。なお、スイッチトキャパシタ回路10の機能構成は、図3、図4に示す従来の構成と同一である。なお、この基準電圧生成回路2は、図3、図4に示すスイッチトキャパシタ回路10内に配置されていてもよく、あるいはスイッチトキャパシタ回路10とは別体として設けられており、外部で生成された基準電圧VIC1を、スイッチトキャパシタ回路10に基準電圧として入力するようにしてもよい。
基準電圧生成回路2は、抵抗R11、R12と、コンデンサC4、C5と、スイッチsw6〜sw8と、ボルテージフォロアA3と、基準電圧生成部11と、を含んでいる。
スイッチsw6は、スイッチトキャパシタ回路10のアナログコモン電圧Vcmの入力端とコンデンサC4の一端との間に接続される。スイッチsw7は、前記抵抗R11およびR12の接続点とコンデンサC4の一端との間に接続される。
スイッチsw8の一端は、コンデンサC4およびC5の共通接続点とボルテージフォロアA3の非反転入力端子とを結ぶライン間に接続され、他端に、基準電圧生成部11で生成された基準電圧VICが供給される。
これらスイッチsw6〜sw8は、システムコントローラ3からの制御信号に応じて制御される。このシステムコントローラ3は、たとえば、基準電圧生成回路2の各スイッチsw6〜sw8を制御する制御信号を生成するとともに、図3、図4に示す、スイッチトキャパシタ回路10に含まれる図示しないスイッチなど、スイッチトキャパシタ回路10に関連した回路系を統括的に制御する制御信号も生成するようになっており、このようなシステムコントローラ3によって、各スイッチsw6〜sw8のオンオフを制御することによって、関連した回路系全体の動作タイミングが最適化されるようになっている。
R11=R12 ……(6)
C5={(N/x)−1}・C4 ……(7)
スイッチトキャパシタ回路10が図3に示すようにホールド期間の構成の状態にある時、図2に示す基準電圧生成回路2のスイッチsw6およびsw8が短絡し、スイッチsw7が開放され、コンデンサC4により、基準電圧生成部11で生成された基準電圧VICを基準として、アナログコモン電圧Vcmがサンプルされ、コンデンサC5により、前記基準電圧VICを基準としてグランドレベルがサンプルされる。
スイッチトキャパシタ回路10が図3のサンプル期間の構成の状態にある時、図2のスイッチsw6およびsw8が開放され、スイッチsw7が短絡する。この時、ボルテージフォロアA3の出力電圧つまり基準電圧VIC1は次式(8)となる。
VIC1=VIC+(x/N)・(Vci−Vcm) ……(8)
したがって、この第2実施形態における基準電圧生成回路2においても、第1実施形態における基準電圧生成回路1と同等の作用効果を得ることができる。
3 システムコントローラ
10 基準電圧生成回路
11 基準電圧生成部
A1 演算増幅器
A2、A3 ボルテージフォロア
E1 定電流源
M1P,M1N 差動対
M2 電流源
M3 NMOSトランジスタ
R11、R12 抵抗
C1〜C5 コンデンサ
sw1〜sw8 スイッチ
Claims (2)
- サンプル期間に、基準電圧を基準として入力信号をコンデンサにサンプリングし、ホールド期間に、前記コンデンサでサンプリングした信号を、演算増幅器を用いて増幅するスイッチトキャパシタ回路において、
前記基準電圧は、前記演算増幅器に許容されるアナログコモン電圧範囲内の電圧と、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差に比例した差分電圧と、を加算した電圧であることを特徴とするスイッチトキャパシタ回路。 - 前記差分電圧は、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差と、前記演算増幅器の入力側に接続される全てのコンデンサの容量値の和を分母、前記全てのコンデンサのうちの前記入力信号をサンプリングする全てのコンデンサの容量値の和を分子とする容量値の比との積であることを特徴とする請求項1に記載のスイッチトキャパシタ回路。
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