CN110579635A - 一种多通道电压差值的采样电路及其采样方法 - Google Patents

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Abstract

本发明公开了一种多通道电压差值的采样电路及其采样方法，涉及新一代信息技术。针对现有技术中电路功耗大、电路繁琐以及环路稳定性要求高的问题提出本方案。包括两路以上的选通单元、复位单元、采样电容以及开关单元；选通单元控制端分别一一连接选通信号，选通单元的输入端分别一一连接各待采样电压；所有选通单元的输出端和复位单元的输出端共点后串接采样电容及开关单元。优点在于，可以通过选通单元和开关单元的合理开启，重新配置采样电容的电荷分布。无需使用运放即可实现电压的差值采样，电路功耗得到明显下降。同时电路结构非常简单而又具有无限的拓展性，可以实现两路以上的电压随意组合采样，适应性非常强。

Description

一种多通道电压差值的采样电路及其采样方法
技术领域
本发明涉及新一代信息技术，尤其涉及一种多通道电压差值的采样电路及其采样方法，尤其针对支流电压差值采样。
背景技术
在处理电压信号中，常常需要采样电路某两点的电压差，输出一个差值电平。对于此类电路，比较常用的是采用运放搭建的减法电路，该类电路功耗大且需要注意环路的稳定性。电容作为储能元件，常被用于采样方案，且多被用于采样保持电路，但在差值(差分)电压采样的解决方案上电路都比较繁琐。
发明内容
为了解决上述现有技术存在的问题，本发明目的在于提供一种多通道电压差值的采样电路，不使用运放器以实现单电容电路。同时还提供一种应用所述采样电路的采样方法。
本发明所述的一种多通道电压差值的采样电路，包括两路以上的选通单元、复位单元、采样电容以及开关单元；选通单元控制端分别一一连接选通信号，选通单元的输入端分别一一连接各待采样电压；所述复位单元控制端连接复位信号，所述复位单元输入端共地；所有选通单元的输出端和所述复位单元的输出端共点后串接所述的采样电容一极，采样电容另一极为采样电压输出端并连接所述开关单元输入端；所述开关单元输出端共地，控制端连接开关信号。
所述选通单元包括一NMOS管和一PMOS管；所述NMOS管漏极与所述PMOS管源极连接作为输入端；所述NMOS源极与所述PMOS管漏极连接作为输出端；选通信号分出两支路，一支路输入所述NMOS管栅极，另一支路反相后输入所述PMOS管栅极。
所述的开关单元为一开关管，所述的开关管漏极连接所述采样电容，源极共地，栅极连接开关信号。
本发明所述的一种多通道电压差值的采样方法，应用于所述的采样电路；首先将优先一个时区的选通单元导通，将开关单元导通，对采样电容充电；然后关闭所述优先一个时区的选通单元，关闭所述开关单元，并打开后一时区的另一选通单元，即可通过采样电压输出端得到前后两个时区对应的电压差值。
本发明所述的一种多通道电压差值的采样电路及其采样方法，其优点在于，可以通过选通单元和开关单元的合理开启，重新配置采样电容的电荷分布。无需使用运放即可实现电压的差值采样，电路功耗得到明显下降。同时电路结构非常简单而又具有无限的拓展性，可以实现两路以上的电压随意组合采样，适应性非常强。
附图说明
图1是本发明所述采样电路实施例一的结构示意图；
图2是实施例一的信号时序图。
图3是本发明所述采样电路实施例二的结构示意图；
图4是实施例二的信号时序图。
附图标记：V1～Vn为第一至第n待采样电压，clk1～clkn为第一至第n导通信号，NM1～NMn为第一至第nNMOS管，PM1～PMn为第一至第nPMOS管；clkR为复位信号，NMR为复位NMOS管，PMR为复位PMOS管；clkK为开关信号，NMK为开关管；Vout为输出电压；C1为采样电容。
具体实施方式
本发明所述的一种多通道电压差值的采样电路包括两路以上的选通单元、复位单元、采样电容C1以及开关单元。所述的选通单元和复位单元结构相同：每个选通单元和复位单元均包括一NMOS管和一PMOS管；所述NMOS管漏极与所述PMOS管源极连接作为输入端；所述NMOS源极与所述PMOS管漏极连接作为输出端；各单元对应的控制信号分别分出两支路，一支路输入所述NMOS管栅极，另一支路反相后输入所述PMOS管栅极。当控制信号为高电平时，对应的选通单元或复位单元打开，反之低电平时关闭。
所述的开关单元为一开关管NMK，所述的开关管NMK漏极连接所述采样电容C1，源极共地，栅极连接开关信号clkK。当然，本领域技术人员可以根据开关单元的开闭状态合理选择其他MOS管以及对应的电平进行控制。在特定的选通信号、复位信号clkR和开关信号clkK下完成电压差值的采样和复位。
所述的采样电路至少具有以下两种实施方式。
实施例一
本实施例是一种最简模式，只有两路待采样电压输入，如图1所示。第一NMOS管NM1和第一PMOS管PM1、第二NMOS管NM2和第二PMOS管PM2分别成对组成一选通单元，复位NMOS管和复位PMOS管成对组成复位单元。所有选通单元和复位单元的输出端共点后依次串接采样电容C1和开关管NMK漏极，开关管NMK源极共地。其中第一NMOS管NM1漏极和第一PMOS管PM1源极共点后连接第一待采样电压V1，第二NMOS管NM2漏极和第二NMOS管NM2源极共点后连接第二待采样电压V2，复位NMOS管漏极和复位PMOS管源极共点后共地连接。
当需要采样V2-V1的电压差时，首先第一导通信号clk1输入高电平、第二导通信号clk2输入低电平、复位信号clkR输入低电平以及开关信号clkK输入高电平。此时采样电容C1正极电压等于待采样电压V1，负极输出采样电压为0V，采样电容C1充电得到电荷Q1＝C1*V1。此阶段为充电步骤。
然后调整控制信号的输入，使第一导通信号clk1输入低电平、第二导通信号clk2输入高电平、复位信号clkR输入低电平以及开关信号clkK输入低电平。由于充电步骤中采样电容C1已经存储了电荷Q1，存在压降V1。因此调整控制信号后采样电容C1正极的电压变为V2，此时负极对应的输出电压Vout为V2-V1。此阶段为输出步骤。
完成输出后再次调整控制信号的输入，使第一导通信号clk1输入低电平、第二导通信号clk2输入低电平、复位信号clkR输入高电平以及clk4输入高电平。则此时采样电容C1可以通过复位单元和开关单元对地释放电荷，使输出电压Vout的电压变为0V，完成电路的复位。
如图2所示，提供一种可以实现上述功能步骤的具体时钟信号时序。可见在差分中处于减数位置的电压对应一个时序优先一个区间的高电平，而处于被减数位置的电压对应一个时序落后一个区间的高电平。完成采样后只需关闭所有选通单元并同时使复位信号clkR和开关信号clkK输入高电平即可完成复位工作。该规律具有通用性。
基于相同的工作原理，只要将第一待采样电压V1和第二待采样电压V2的输入时序对换，即可在采样电压输出端得到输出电压Vout＝V1-V2。
实施例二
在实施例一的基础上，提供一种选通拓展的结构方式，如图3所示。增加多个结构相同的选通单元，每一选通单元分别连接一待采样电压，所有的选通单元输出端均共点连接采样电容C1。
可以通过合理配置时钟信号，任意组合不同的两待采样电压并得到其二者的差值电压进行输出。如使用如图4所示的时钟信号为例，首先如实施例一的工作过程，在前第一至第三个时序区间完成了V2-V1的差分输出以及复位工作。然后在第五至第七个时序区间再次完成V3-V2的差分输出以及复位工作。最后在第九至第十一个时序区间完成Vn-Vn-1的差分输出及其复位工作。
由于每一次差分采样后都会及时进行复位，而且除了采样的两路选通单元之外，其他选通单元均处于关闭状态，可以相当于该进行工作的两路选通电路等价于实施例一的结构，因此仅用一个采样电容C1即可实现任意电压回路的组合差分。采样电路的结构非常简单、功耗也相对运放能大大降低，同时还具有良好的拓展性，对环路的稳定性要求也很低。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (4)

1.一种多通道电压差值的采样电路，其特征在于，包括两路以上的选通单元、复位单元、采样电容(C1)以及开关单元；选通单元控制端分别一一连接选通信号，选通单元的输入端分别一一连接各待采样电压；所述复位单元控制端连接复位信号(clkR)，所述复位单元输入端共地；所有选通单元的输出端和所述复位单元的输出端共点后串接所述的采样电容(C1)一极，采样电容(C1)另一极为采样电压输出端并连接所述开关单元输入端；所述开关单元输出端共地，控制端连接开关信号(clkK)。
2.根据权利要求1所述多通道电压差值的采样电路，其特征在于，所述选通单元包括一NMOS管和一PMOS管；所述NMOS管漏极与所述PMOS管源极连接作为输入端；所述NMOS源极与所述PMOS管漏极连接作为输出端；选通信号分出两支路，一支路输入所述NMOS管栅极，另一支路反相后输入所述PMOS管栅极。
3.根据权利要求1所述多通道电压差值的采样电路，其特征在于，所述的开关单元为一开关管(NMK)，所述的开关管(NMK)漏极连接所述采样电容(C1)，源极共地，栅极连接开关信号(clkK)。
4.一种多通道电压差值的采样方法，其特征在于，应用于如权利要求1至3任一所述的采样电路；首先将优先一个时区的选通单元导通，将开关单元导通，对采样电容(C1)充电；然后关闭所述优先一个时区的选通单元，关闭所述开关单元，并打开后一时区的另一选通单元，即可通过采样电压输出端得到前后两个时区对应的电压差值。
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