JP2007243638A - 増幅回路及びそれを用いた高利得モジュール - Google Patents

Abstract

【課題】 サンプリング速度を向上させたオフセットキャンセル機能付きの増幅回路及びそれを用いた高利得モジュールを提供する。
【解決手段】 極性の異なる２つの入出力端子２〜５と中点電位入力端子６とを有する増幅器１と、２つの外部入出力端子８〜11と、２つの入力容量14，15と、２つの帰還容量12，13と、第１〜第６のサンプリング用スイッチ16〜21と、第１〜第３の演算用スイッチ22，23，24とを備えた増幅回路において、増幅器の２つの入力端子間をリセット用スイッチ26を介して接続し、該リセット用スイッチを各サンプリング用スイッチがオンとなる期間の初期の所定期間のみオンとなるように制御し、増幅器の入出力端子間に接続されたサンプリング用スイッチに流れる電流を小さくして増幅器の入力端子と出力端子の電位のずれを小さくし、且つ入力端子間を強制的に押さえ込みユニティゲイン動作を速く安定させ、サンプリング速度を上げるように構成する。
【選択図】 図 １

Description

この発明は増幅回路、特にオフセットキャンセル機能を備えた増幅回路及びそれを用いた高利得モジュールに関するものである。

従来より、増幅回路のオフセット電圧を除去する技術として、チョッパ型の回路構成を用いる手法が知られている。例えば、IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS − II : ANALOG AND DIGITAL SIGNAL PROCESSING,VOL.44,NO.2,FEBRUARY 1997の103 ページには、図８に示すような構成の増幅回路が開示されている。

図８に示すように、この増幅回路は、第１，第２の入力端子72，73と第１，第２の出力端子74，75と中点電位入力端子76とを備えた増幅器71と、中点電位（ＶＣＭ）77と、第１，第２の外部入力端子78，79と、第１，第２の外部出力端子80，81と、第１，第２の入力容量（Ｃ_S1，Ｃ_S2）84，85と、第１，第２の帰還容量（Ｃ_F1，Ｃ_F2）82，83と、第１，第２，第３，第４，第５，第６のサンプリング用スイッチ（Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６）86，87，88，89，90，91と、第１，第２，第３の演算用スイッチ（Ｓ７，Ｓ８，Ｓ９）92，93，94と、スイッチ制御用デジタル回路95とを備えている。

そして、前記増幅器71の中点電位入力端子76を前記中点電位77に接続し、前記増幅器71の第１の入力端子72と第１の入力容量84の一端と第１の帰還容量82の一端とをそれぞれ接続し、前記増幅器71の第２の入力端子73と第２の入力容量85の一端と第２の帰還容量83の一端とをそれぞれ接続し、前記増幅器71の第１の入力端子72と増幅器71の第１の出力端子74とを第１のサンプリング用スイッチ86を介して接続し、前記増幅器71の第２の入力端子73と増幅器71の第２の出力端子75とを第２のサンプリング用スイッチ87を介して接続し、前記増幅器71の第１の出力端子74と前記第１の帰還容量82の他端とを第１の演算用スイッチ92を介して接続し、前記増幅器71の第２の出力端子75と前記第２の帰還容量83の他端とを第２の演算用スイッチ93を介して接続している。

また、第１の外部入力端子78と前記第１の帰還容量82の他端とを第３のサンプリング用スイッチ88を介して接続し、第２の外部入力端子79と前記第２の帰還容量83の他端とを第４のサンプリング用スイッチ89を介して接続し、前記第１の外部入力端子78と前記第１の入力容量84の他端とを第５のサンプリング用スイッチ90を介して接続し、前記第２の外部入力端子79と前記第２の入力容量85の他端とを第６のサンプリング用スイッチ91を介して接続し、前記第１の入力容量84の他端と前記第２の入力容量85の他端とを第３の演算用スイッチ94を介して接続し、前記増幅器71の第１の出力端子74と第１の外部出力端子80とを、前記増幅器71の第２の出力端子75と第２の外部出力端子81とをそれぞれ接続して構成されており、更に、前記第１乃至６のサンプリング用スイッチ86，87，88，89，90，91を入力信号をサンプリングするときにオンになるように、前記第１乃至３の演算用スイッチ92，93，94をサンプリングした信号を演算するときにオンになるように、スイッチ制御用デジタル回路95でそれぞれ制御するように構成されている。

次に、このように構成されている増幅回路の動作について説明する。入力信号をサンプリングするときの等価回路を図９に示す。サンプリングの際には、第１から第６のサンプリング用スイッチ86，87，88，89，90，91のスイッチがオンになる。このとき、第１，第２のサンプリング用スイッチ86，87により、増幅器71の第１の入力端子72と増幅器71の第１の出力端子74と、増幅器71の第２の入力端子73と増幅器71の第２の出力端子75とがそれぞれ接続されているので、増幅器71はユニティゲイン動作となり、理想的には中点電位入力端子76に入力されている中点電位（ＶＣＭ）77が第１，第２の出力端子80，81に出力されることになる。

しかしながら、増幅器71には一般的に入力オフセット電圧があり、入力端子間の電圧にはずれが存在する。このずれをΔＶと置くと、第１，第２の出力端子80，81に出力される電圧Ｖ_O1，Ｖ_O2はそれぞれ、
Ｖ_O1＝ＶＣＭ＋ΔＶ
Ｖ_O2＝ＶＣＭ ・・・・・・・・・・（１）
となる。

また、このとき、増幅回路の第１の外部入力端子78に入力されている電圧をＶ_IN1 ，第２の外部入力端子79に入力されている電圧をＶ_IN2 とすると、第１の入力容量（Ｃ_S1）84と第１の帰還容量（Ｃ_F1）82には、Ｖ_IN1 −Ｖ_O1，第２の入力容量（Ｃ_S2）85と第２の帰還容量（Ｃ_F2）83には、Ｖ_IN2 −Ｖ_O2なる電圧がそれぞれ印加されている。よって、第１，第２の入力容量84，85と第１，第２の帰還容量82，83に蓄積される電荷Ｑ_S1，Ｑ_S2，Ｑ_F1，Ｑ_F2は、それぞれ式（１）より、
Ｑ_S1＝Ｃ_S1・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｑ_S2＝Ｃ_S2・（Ｖ_IN2 −ＶＣＭ）
Ｑ_F1＝Ｃ_F1・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｑ_F2＝Ｃ_F2・（Ｖ_IN2 −ＶＣＭ） ・・・・・・・・・・（２）
となる。

次に、演算時の動作を、演算時の等価回路を示す図10を用いて説明する。第１，第２の入力容量84，85と第１，第２の帰還容量82，83には、初期電荷として式（２）に示す電荷が蓄積されている。オフセット電圧が存在しなければ、第１の入力容量84に蓄積された電荷は第１の帰還容量82へ、第２の入力容量85に蓄積された電荷は第２の帰還容量83へそれぞれ転送されるのだが、増幅器71の第１，第２の入力端子72，73の間には、ΔＶのオフセットが存在する。

よって、Ｃ_S1＝Ｃ_S2＝Ｃ_S と置くと、第１，第２の入力容量84，85には、それぞれ図10で矢印で示す向きで、Ｃ_S ・ΔＶ／２なる電荷が残留することになる。よって、第１の入力容量84から第１の帰還容量82に流れ込む電荷Ｑ_S1′は、
Ｑ_S1′＝Ｑ_S1＋Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝＋Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ／２）｝ ・・・・・（３）
となり、第２の入力容量85から第２の帰還容量83に流れ込む電荷Ｑ_S2′は、
Ｑ_S2′＝Ｑ_S2−Ｃ_S ・ΔＶ／２
＝Ｃ_S ・（Ｖ_IN2 −ＶＣＭ）−Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN2 −（ＶＣＭ＋ΔＶ／２）｝ ・・・・・・・・・・（４）
となる。

以上のことから、Ｃ_F1＝Ｃ_F2＝Ｃ_F として、第１の外部出力端子80側について考えると、
Ｃ_F ・｛Ｖ_O1−（ＶＣＭ＋ΔＶ）｝＝Ｑ_S1′＋Ｑ_F1
Ｖ_O1−（ＶＣＭ＋ΔＶ）＝Ｃ_S ／Ｃ_F ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ／２）｝
＋｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｖ_O1＝（１＋Ｃ_S ／Ｃ_F ）Ｖ_IN1 −Ｃ_S ／Ｃ_F ・（ＶＣＭ＋ΔＶ／２）
・・・・・・・・・・（５）
となり、同様に第２の外部出力端子81側について考えると、
Ｃ_F ・（Ｖ_O2−ＶＣＭ）＝Ｑ_S2′＋Ｑ_F2
Ｖ_O2−ＶＣＭ＝Ｃ_S ／Ｃ_F ・｛Ｖ_IN2 −（ＶＣＭ＋ΔＶ／２）｝＋（Ｖ_IN2 −ＶＣＭ） Ｖ_O2＝（１＋Ｃ_S ／Ｃ_F ）Ｖ_IN2 −Ｃ_S ／Ｃ_F ・（ＶＣＭ＋ΔＶ／２）
・・・・・・・・・・（６）
となる。よって、差動出力Ｖ_OD＝Ｖ_O1−Ｖ_O2は、
Ｖ_OD＝Ｖ_O1−Ｖ_O2＝（１＋Ｃ_S ／Ｃ_F ）・（Ｖ_IN1 −Ｖ_IN2 ） ・・・・・・（７）
となり、入力オフセット電圧をキャンセルしつつ、入力信号を増幅して出力していることがわかる。
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS − II : ANALOG AND DIGITAL SIGNAL PROCESSING,VOL.44,NO.2,FEBRUARY 1997

ところで、前述した従来例においては、容量に電荷をサンプリングする際に過渡電流が流れる。この過渡電流は、増幅器71の入力インピーダンスが高いため、第１の外部入力端子78側では第１の入力容量84と第１の帰還容量82から第１のサンプリング用スイッチ86を通って増幅器71の第１の出力端子74へ、第２の外部入力端子79側では第２の入力容量85と第２の帰還容量83から第２のサンプリング用スイッチ87を通って増幅器71の第２の出力端子75へ、それぞれ流れることになる。

一般的にスイッチにはオン抵抗があり、オン時には抵抗として振る舞う。第１，第２のサンプリング用スイッチ86，87に前述した過渡電流が流れることで、増幅器71の第１の入力端子72と増幅器71の第１の出力端子74との間に、また増幅器71の第２の入力端子73と増幅器の第２の出力端子75との間に、それぞれ電位差が生じてしまう。このため、正確に入力信号をサンプリングするためには、入力と出力との電位差がなくなる、つまりユニティゲイン動作が安定するまで待つ必要があり、時間が掛かってしまう。更に、サンプリングする容量とスイッチのオン抵抗が直列になっているので、過渡電流が流れる際に微分効果が起こり、図11に示すように、ユニティゲイン動作の出力（差動出力Ｖ_OD）が安定するまでに時間が掛かってしまうという問題がある。なお、図11において、ＳＭＰは各サンプリング用スイッチの駆動パルス、ＨＯＬＤは各演算用スイッチの駆動パルス、Ｖ_IDは差動入力をそれぞれ示している。

また、過渡電流による電位の変動を抑えるために、第１，第２のサンプリング用スイッチ86，87のサイズを大きくすると、スイッチの寄生容量により増幅器71の動作が遅くなる、チャージインジェクションの影響で出力にオフセット電圧が発生するといった問題があり、増幅回路の速度を上げるための弊害となっていた。

本発明は、従来用いられている増幅回路における上記問題点を解消するためになされたもので、ユニティゲイン動作のためのスイッチのサイズを大きくせずに、サンプリングのスピードを向上させたオフセットキャンセル機能付きの増幅回路、及びそれを用いた高利得モジュールを提供することを目的とする。

上記問題点を解決するため、請求項１に係る本発明の増幅回路は、極性の異なる２つの入力端子、極性の異なる２つの出力端子、及び中点電位入力端子を有する増幅器と，第１の容量の一端子と第２の容量の一端子とが各々、サンプリングパルスに同期して動作する第１及び第２のサンプリングスイッチを介して外部入力端子に接続され、前記第１の容量と第２の容量との他端子同士を接続し、前記第２の容量の一端子を演算パルスに同期して動作する第１の演算スイッチを介して且つ、その他端子を第３のサンプリングスイッチを介して共に外部出力端子に接続してなる２つのサブユニットからなり、各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点を、各々、前記増幅器の異なる入力端子に、前記外部出力端子との接続点を、各々、前記増幅器の異なる出力端子に接続すると共に、各サブユニットの前記第１の容量の一端子同士を第２の演算スイッチを介して接続して且つ、各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点同士を、リセットパルスに同期して動作するリセットスイッチを介して接続してなるメインユニットとを有し、ここで、前記リセットスイッチは、前記各サンプリングスイッチがオンとなる期間の初期の所定期間のみオンとなることを特徴とするものである。

請求項２に係る発明は、請求項１に係る増幅回路において、各サブユニットの前記外部出力端子との接続点同士は、第２のリセットスイッチを介して接続されていることを特徴とするものである。

請求項３に係る発明は、請求項１又は２に係る増幅回路において、各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点は、第３のリセットスイッチを介して前記中点電位入力端子に供給される中点電位に接続されていることを特徴とするものである。

請求項４に係る発明は、請求項１又は２に係る増幅回路において、各サブユニットの、前記外部出力端子との接続点は、第４のリセットスイッチを介して前記中点電位入力端子に供給される中点電位に接続されていることを特徴とするものである。

請求項５に係る発明は、請求項３に係る増幅回路において、各サブユニットの、前記外部出力端子との接続点は、第４のリセットスイッチを介して前記中点電位に接続されていることを特徴とするものである。

請求項６に係る発明は、複数個の増幅回路を多段に直列接続してなる高利得モジュールであって、少なくとも１つの増幅回路が請求項１から５までのいずれか１項に係る増幅回路であることを特徴とするものである。

請求項１に係る増幅回路によれば、リセットスイッチが電流パスとなり、サブユニット間で電流が相殺され、各サブユニットにおける、第２の容量の他端子と外部出力端子との間に配置された第３のサンプリングスイッチに流れる電流を小さくすることができ、増幅器の入力端子と出力端子の電位のずれを小さくすることができる。更に、増幅器の２つの入力端子間を強制的に押さえ込めるので、ユニティゲイン動作を速く安定させることができ、サンプリング速度を上げることができる。
また請求項２に係る増幅回路によれば、サンプリングの最初の期間に増幅回路の外部入力端子間だけでなく、出力端子間も強制的に押さえ込むことができるので、請求項１に係る増幅回路よりもユニティゲイン動作を速く安定させることができ、サンプリング速度を上げることができる。
また請求項３に係る増幅回路によれば、サンプリングの最初の期間に、過渡電流の逃げ道を追加できるので、第２の容量の他端子と外部出力端子との間に配置された第３のサンプリングスイッチに流れる電流を更に小さくすることができ、また、増幅器の２つの入力端子をユニティゲイン動作時の出力である中点電位に強制的に押さえ込めるので、請求項１及び２に係る増幅回路よりもユニティゲイン動作を更に速く安定させることができ、サンプリング速度を上げることができる。
また請求項４に係る増幅回路によれば、サンプリング期間の最初に、増幅器の出力端子も中点電位に強制的に押さえ込めるので、請求項１及び２に係る増幅回路よりもユニティゲイン動作を更に速く安定させることができ、サンプリング速度を上げることができる。 また請求項５に係る増幅回路によれば、サンプリング期間の最初に、増幅器の出力端子も中点電位に強制的に押さえ込めるので、請求項３に係る増幅回路よりもユニティゲイン動作を更に速く安定させることができ、サンプリング速度を上げることができる。
また請求項６に係る高利得モジュールによれば、少なくとも１つの増幅回路に請求項１から５までのいずれか１項に係る増幅回路を用いることで、動作速度が速く、オフセット電圧の影響をキャンセルできる高利得モジュールを実現できる。

次に、本発明を実施するための最良の形態について説明する。

まず、本発明に係る増幅回路の実施例１について説明する。図１は実施例１に係る増幅回路を示す回路構成図であり、この実施例は請求項１に係る発明の実施例に対応している。この実施例に係る増幅回路は、第１，第２の入力端子２，３と第１，第２の出力端子４，５と中点電位入力端子６とを備えた増幅器１と、中点電位（ＶＣＭ）７と、第１，第２の外部入力端子８，９と、第１，第２の外部出力端子10，11と、第１，第２の入力容量（Ｃ_S1，Ｃ_S2）14，15と、第１，第２の帰還容量（Ｃ_F1，Ｃ_F2）12，13と、第１，第２，第３，第４，第５，第６のサンプリング用スイッチ（Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６）16，17，18，19，20，21と、第１，第２，第３の演算用スイッチ（Ｓ７，Ｓ８，Ｓ９）22，23，24と、第１のリセット用スイッチ（Ｓ10）26と、スイッチ制御用デジタル回路25とで構成されている。

そして、増幅器１の中点電位入力端子６を中点電位７に接続し、増幅器１の第１の入力端子２と増幅器１の第２の入力端子３とを第１のリセット用スイッチ26を介して接続し、前記増幅器１の第１の入力端子２と第１の入力容量14の一端と第１の帰還容量12の一端とをそれぞれ接続し、前記増幅器１の第２の入力端子３と第２の入力容量15の一端と第２の帰還容量13の一端とをそれぞれ接続し、前記増幅器１の第１の入力端子２と増幅器１の第１の出力端子４とを第１のサンプリング用スイッチ16を介して接続し、前記増幅器１の第２の入力端子３と増幅器１の第２の出力端子５とを第２のサンプリング用スイッチ17を介して接続し、前記増幅器１の第１の出力端子４と前記第１の帰還容量12の他端とを第１の演算用スイッチ22を介して接続し、前記増幅器１の第２の出力端子５と前記第２の帰還容量13の他端とを第２の演算用スイッチ23を介して接続している。

また、第１の外部入力端子８と前記第１の帰還容量12の他端とを第３のサンプリング用スイッチ18を介して接続し、第２の外部入力端子９と前記第２の帰還容量13の他端とを第４のサンプリング用スイッチ19を介して接続し、前記第１の外部入力端子８と前記第１の入力容量14の他端とを第５のサンプリング用スイッチ20を介して接続し、前記第２の外部入力端子９と前記第２の入力容量15の他端とを第６のサンプリング用スイッチ21を介して接続し、前記第１の入力容量14の他端と前記第２の入力容量15の他端とを第３の演算用スイッチ24を介して接続し、前記増幅器１の第１の出力端子４と第１の外部出力端子10とを接続し、前記増幅器１の第２の出力端子５と第２の外部出力端子11とを接続して構成されており、更に、前記第１乃至６のサンプリング用スイッチ16，17，18，19，20，21を入力信号をサンプリングするときにオンになるように、前記第１乃至３の演算用スイッチ22，23，24をサンプリングした信号を演算するときにオンになるように、前記第１のリセット用スイッチ26をサンプリングの最初の期間だけオンになるように、スイッチ制御用デジタル回路25でそれぞれ制御するように構成されている。

なお、図１に示した実施例１において、第１の入力容量14と第１の帰還容量12と第１，第３，第５のサンプリング用スイッチ16，18，20と第１の演算用スイッチ22とで、並びに第２の入力容量15と第２の帰還容量13と第２，第４，第６のサンプリング用スイッチ17，19，21と第２の演算用スイッチ23とで、それぞれサブユニットを構成しており、これらの２つのサブユニットと第３の演算用スイッチ24とリセットスイッチ26とでメインユニットを構成している。また、第３及び第４のサンプリング用スイッチ18，19は請求項１における第１のサンプリングスイッチに、第５及び第６のサンプリング用スイッチ20，21は請求項１における第２のサンプリングスイッチに、第１及び第２のサンプリング用スイッチ16，17は請求項１における第３のサンプリングスイッチに、第１及び第２の演算用スイッチ22，23は請求項１における第１の演算スイッチに、第３の演算用スイッチ24は請求項１における第２の演算スイッチに、第１のリセット用スイッチ26は請求項１におけるリセットスイッチに、それぞれ対応している。

次に、図１に示した実施例１に係る増幅回路の動作について説明する。入力信号をサンプリングするときの等価回路を図２に示す。サンプリングの際には、第１から第６のサンプリング用スイッチ16，17，18，19，20，21のスイッチがオンになる。このとき、第１，第２のサンプリング用スイッチ16，17により、増幅器１の第１の入力端子２と増幅器１の第１の出力端子４と、増幅器１の第２の入力端子３と増幅器１の第２の出力端子５とがそれぞれ接続されているので、増幅器１はユニティゲイン動作となり、理想的には中点電位入力端子６に入力されている中点電位（ＶＣＭ）７が第１，第２の外部出力端子10，11に出力されることになる。

しかしながら、増幅器１には一般的に入力オフセット電圧があり、入力端子間の電圧にはずれが存在する。このずれをΔＶと置くと、第１，第２の出力端子10，11に出力される電圧Ｖ_O1，Ｖ_O2はそれぞれ、
Ｖ_O1＝ＶＣＭ＋ΔＶ
Ｖ_O2＝ＶＣＭ ・・・・・・・・・・（８）
となる。

また、このとき、増幅回路の第１の外部入力端子８に入力されている電圧をＶ_IN1 ，第２の外部入力端子９に入力されている電圧をＶ_IN2 とすると、第１の入力容量（Ｃ_S1）14と第１の帰還容量（Ｃ_F1）12には、Ｖ_IN1 −Ｖ_O1，第２の入力容量（Ｃ_S2）15と第２の帰還容量（Ｃ_F2）13には、Ｖ_IN2 −Ｖ_O2なる電圧がそれぞれ印加されている。よって、第１，第２の入力容量14，15と第１，第２の帰還容量12，13に蓄積される電荷Ｑ_S1，Ｑ_S2，Ｑ_F1，Ｑ_F2は、それぞれ式（８）より、
Ｑ_S1＝Ｃ_S1・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｑ_S2＝Ｃ_S2・（Ｖ_IN2 −ＶＣＭ）
Ｑ_F1＝Ｃ_F1・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｑ_F2＝Ｃ_F2・（Ｖ_IN2 −ＶＣＭ） ・・・・・・・・・・（９）
となる。

そして、サンプリングの最初の期間に第１のリセット用スイッチ26がオンすることで、第１の外部入力端子８側の過渡電流は第１のサンプリング用スイッチ16のオン抵抗と第１のリセット用スイッチ26のオン抵抗との比率によって分散され、同様に第２の外部入力端子９側の過渡電流は第２のサンプリング用スイッチ17のオン抵抗と第１のリセット用スイッチ26のオン抵抗との比率によって分散されることになり、更に過渡電流によって起きる微分効果も第１のリセット用スイッチ26により押さえ込まれるので、図３に示すように、サンプリング時に増幅器１の出力（差動出力Ｖ_OD）における電位変動が落ち着くまでの時間が、図11に示した従来例における出力の電位変動が落ち着くまでの時間よりも速くなる。なお、図３において、ＳＭＰは各サンプリング用スイッチの駆動パルス、ＨＯＬＤは各演算用スイッチの駆動パルス、ＲＳＴはリセット用スイッチの駆動パルス、Ｖ_IDは差動入力をそれぞれ示している。

次に、演算時の動作を演算時の等価回路を示す図４を用いて説明する。第１，第２の入力容量14，15と第１，第２の帰還容量12，13には、初期電荷として式（９）に示す電荷が蓄積されている。オフセット電圧が存在しなければ、第１の入力容量14に蓄積された電荷Ｑ_S1は第１の帰還容量12へ、第２の入力容量15に蓄積された電荷Ｑ_S2は第２の帰還容量13へそれぞれ転送されるのだが、増幅器１の第１，第２の入力端子２，３の間には、ΔＶのオフセットが存在する。

よって、Ｃ_S1＝Ｃ_S2＝Ｃ_S と置くと、第１，第２の入力容量14，15には、それぞれ図４で矢印で示す向きで、Ｃ_S ・ΔＶ／２なる電荷が残留することになる。よって、第１の入力容量14から第１の帰還容量12に流れ込む電荷Ｑ_S1′は、
Ｑ_S1′＝Ｑ_S1＋Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝＋Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ／２）｝ ・・・・・（10）
となり、第２の入力容量15から第２の帰還容量13に流れ込む電荷Ｑ_S2′は、
Ｑ_S2′＝Ｑ_S2−Ｃ_S ・ΔＶ／２
＝Ｃ_S ・（Ｖ_IN2 −ＶＣＭ）−Ｃ_S ・ΔＶ／２
＝Ｃ_S ・｛Ｖ_IN2 −（ＶＣＭ＋ΔＶ／２）｝ ・・・・・・・・・・（11）
となる。

以上のことから、Ｃ_F1＝Ｃ_F2＝Ｃ_F として、第１の外部出力端子10側について考えると、
Ｃ_F ・｛Ｖ_O1−（ＶＣＭ＋ΔＶ）｝＝Ｑ_S1′＋Ｑ_F1
Ｖ_O1−（ＶＣＭ＋ΔＶ）＝Ｃ_S ／Ｃ_F ・｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ／２）｝
＋｛Ｖ_IN1 −（ＶＣＭ＋ΔＶ）｝
Ｖ_O1＝（１＋Ｃ_S ／Ｃ_F ）Ｖ_IN1 −Ｃ_S ／Ｃ_F ・（ＶＣＭ＋ΔＶ／２）
・・・・・・・・・・（12）
となり、同様に第２の外部出力端子11側について考えると、
Ｃ_F ・（Ｖ_O2−ＶＣＭ）＝Ｑ_S2′＋Ｑ_F2
Ｖ_O2−ＶＣＭ＝Ｃ_S ／Ｃ_F ・｛Ｖ_IN2 −（ＶＣＭ＋ΔＶ／２）｝＋（Ｖ_IN2 −ＶＣＭ） Ｖ_O2＝（１＋Ｃ_S ／Ｃ_F ）Ｖ_IN2 −Ｃ_S ／Ｃ_F ・（ＶＣＭ＋ΔＶ／２）
・・・・・・・・・・（13）
となる。よって、差動出力Ｖ_OD＝Ｖ_O1−Ｖ_O2は、
Ｖ_OD＝Ｖ_O1−Ｖ_O2＝（１＋Ｃ_S ／Ｃ_F ）・（Ｖ_IN1 −Ｖ_IN2 ） ・・・・・・（14）
となり、入力オフセット電圧をキャンセル、入力信号を増幅して出力という機能を変えることなく、サンプリング速度を上げることが可能となり、増幅回路の高速化を図ることができる。

次に、本発明に係る増幅回路の実施例２を、図５の回路構成図に基づいて説明する。この実施例２は、請求項２に係る発明の実施例に対応している。この実施例に係る増幅回路は、図１に示した実施例１に係る増幅回路に対して、更に第２のリセット用スイッチ（Ｓ11）27を前記増幅器１の第１の出力端子４と前記増幅器１の第２の出力端子５とを接続するように追加し、前記第２のリセット用スイッチ27を前記第１のリセット用スイッチ26と同じタイミングでオンになるように、前記スイッチ制御用デジタル回路25でそれぞれ制御するように構成している。なお、実施例２における第２のリセット用スイッチ27は、請求項２における第２のリセットスイッチに対応している。

この実施例２においても図１に示した実施例１の場合と同様に、サンプリング時の動作は図２の等価回路で、演算時の動作は図４の等価回路で示すことができ、増幅回路の出力電圧（差動出力）Ｖ_ODも実施例１の場合と同様に式（14）で表すことができるので、動作の説明に関しては省略する。

この実施例２の場合、サンプリングの最初の期間に第１のリセット用スイッチ26がオンすることで、実施例１と同様の効果が得られる。また、サンプリングの直前には演算動作を行っており、サンプリング開始時には増幅器１の２つの出力は中点電位を中心に上下に開いている。このため、サンプリング時に出力を中点に戻す必要があり、この動作にも時間が掛かっている。しかし、この実施例２においては、第２のリセット用スイッチ27がサンプリングの最初の期間にオンすることで、２つの出力を中点電位に戻すために第２のリセット用スイッチ27を通って増幅器１の２つの出力間に電流が流れるようになり、実施例１に係る増幅回路よりも速く、増幅器１の２つの出力が中点に安定するようになる。

以上のことから、実施例２では図１に示した実施例１よりも速くサンプリング時のユニティゲイン動作を安定させることができ、増幅回路の高速化を図ることができる。

次に、本発明に係る増幅回路の実施例３を、図６の回路構成図に基づいて説明する。この実施例３は、請求項３，４及び５に係る発明の実施例に対応している。この実施例３に係る増幅器は、図５に示した実施例２に係る増幅回路に対して、更に第３のリセット用スイッチ（Ｓ12）28を前記増幅器１の第１の入力端子２と前記中点電位７を接続するように、更に第４のリセット用スイッチ（Ｓ13）29を前記増幅器１の第２の入力端子３と前記中点電位７を接続するように、更に第５のリセット用スイッチ（Ｓ14）30を前記増幅器の第１の出力端子４と前記中点電位７を接続するように、更に第６のリセット用スイッチ（Ｓ15）31を前記増幅器１の第２の出力端子５と前記中点電位７を接続するように、それぞれ追加し、前記第３，第４，第５，第６のリセット用スイッチ28，29，30，31を前記第１のリセット用スイッチ26と同じタイミングでオンになるように、前記スイッチ制御用デジタル回路25でそれぞれ制御するように構成している。なお、図６に示した実施例３において、第３及び第４のリセット用スイッチ28，29は請求項３における第３のリセットスイッチに対応し、第５及び第６のリセット用スイッチ30，31は請求項４及び５における第４のリセットスイッチに対応している。

この実施例３においても図１に示した実施例１の場合と同様に、サンプリング時の動作は図２の等価回路で、演算時の動作は図４の等価回路で示すことができ、増幅回路の差動出力電圧Ｖ_ODも実施例１の場合と同様に式（14）で表すことができるので、動作の説明に関しては省略する。

この実施例３の場合、サンプリングの最初の期間に第１のリセット用スイッチ26がオンすることで実施例１と同様の効果が得られ、第２のリセット用スイッチ27がオンすることで実施例２と同様の効果が得られる。

更に、この実施例３においては、サンプリングの最初の期間に第３，第４のリセット用スイッチ28，29により、中位電位（基準電位）７と増幅器１の第１，第２の入力端子２，３がそれぞれ接続されるので、第１の外部入力端子８側の過渡電流は第１のサンプリング用スイッチ16のオン抵抗と第１のリセット用スイッチ26のオン抵抗と第３のリセット用スイッチ28のオン抵抗との比率によって分散され、同様に第２の外部入力端子９側の過渡電流は第２のサンプリング用スイッチ17のオン抵抗と第１のリセット用スイッチ26のオン抵抗と第４のリセット用スイッチ29のオン抵抗との比率によって分散されることになり、更に過渡電流によって起きる微分効果も第３，第４のリセット用スイッチ28，29により強く押さえ込まれる。

また、サンプリング直前に行っている演算動作により、増幅器１の２つの出力はサンプリング開始時には中点電位を中心に上下に開いている。この上下に開いた出力を中点に戻す動作に関しては、追加された第５，第６のリセット用スイッチ30，31により、増幅器１の２つの出力から中点電位への電流パスが追加され、更に出力が中点電位に押さえ込まれるので、実施例２に係る増幅回路よりも差動出力Ｖ_ODが中点電位に落ち着くまでの時間は速くなる。

以上のことから、実施例３では前述した実施例１，２よりも速くサンプリング時のユニティゲイン動作を安定させることができ、増幅回路の高速化を図ることができる。なお、図６に示した実施例３においては、第３〜第６のリセット用スイッチ28〜31を、図５に示した実施例２の増幅回路に追加適用したものを示したが、その変形例として、第３〜第６のリセット用スイッチ28〜31は、図１に示した実施例１の増幅回路に追加適用することもできる。更には、第３及び第４のリセット用スイッチ28，29のみを、あるいは第５及び第６のリセット用スイッチ30，31のみを、実施例１あるいは実施例２に示した増幅回路に追加適用することもできる。

次に、本発明に係る高利得モジュールの実施例を、図７に示すブロック構成図に基づいて説明する。この実施例は、請求項６に係る発明の実施例に対応している。この実施例に係る高利得モジュール32は、第１，第２，第３の増幅回路35，36，37を直列に接続して、高利得を得ることができるように構成されている。ここで、第１，第２，第３の増幅回路35，36，37は、上記実施例１〜３のいずれか、あるいは実施例３の変形例に示した構成の増幅回路である。なお、図７において、33は高利得モジュールの入力端子、34はその出力端子である。

次に、図７に示す高利得モジュールの動作について説明する。高利得を増幅回路一つで実現しようとすると、歪などの点で不利になるため、一般的に複数の増幅回路を直列に接続し、所望の利得を得る方式が用いられている。しかしながら、増幅回路を直列に接続することで、信号成分だけでなく、オフセット成分も後段の増幅回路で増幅されてしまう。わかりやすいように、図７に示した構成で、各増幅回路にオフセットキャンセル機能がない場合を考えると、第１，第２，第３の増幅回路35，36，37の増幅率をそれぞれ、β１，β２，β３とし、入力オフセット電圧をＶＯ1 ，ＶＯ2 ，ＶＯ3 とし、入力信号をＶin，出力信号をＶout とすると、入力と出力の関係は次のようになる。
Ｖout ＝β３・〔β２・｛β１・（Ｖin＋ＶＯ1 ）＋ＶＯ2 ｝＋ＶＯ3 〕
・・・・・・・・・・（15）

式（15）からわかるように、入力端子に近い増幅回路ほど、入力オフセット電圧が大きく増幅されてしまうのがわかる。そこで、増幅回路を直列に接続するような高利得モジュールでは、オフセットキャンセル機能を各増幅回路に持たせるのが一般的である。

そこで、図７に示す高利得モジュールにおける各増幅回路35，36，37に、実施例１〜３のいずれか、あるいは実施例３の変形例に示した増幅回路を用いることで、例えばイメージセンサのように微弱で高速な信号の増幅に適した、高速でオフセットをキャンセルできる高利得モジュールを得ることができる。なお、上記高利得モジュールを構成する各増幅回路の全てではなく、それらの少なくとも１つを実施例１〜３のいずれか、あるいは実施例３の変形例で示した増幅回路で構成することもできる。

本発明に係る増幅回路の実施例１の構成を示す回路構成図である。 図１に示した実施例１において入力信号をサンプリングするときの等価回路を示す図である。 図１に示した実施例１の動作を説明するための各部の信号波形図である。 図１に示した実施例１における演算動作時の等価回路を示す図である。 本発明に係る増幅回路の実施例２の構成を示す回路構成図である。 本発明に係る増幅回路の実施例３の構成を示す回路構成図である。 本発明に係る高利得モジュールの実施例の構成を示すブロック構成図である。 従来の増幅回路の構成例を示す回路構成図である。 図８に示した従来例のサンプリング動作時の等価回路を示す図である。 図８に示した従来例の演算動作時の等価回路を示す図である。 図８に示した従来例の動作を説明するための各部の信号波形図である。

符号の説明

１ 増幅器
２ 増幅器の第１の入力端子
３ 増幅器の第２の入力端子
４ 増幅器の第１の出力端子
５ 増幅器の第２の出力端子
６ 増幅器の中点電位入力端子
７ 中点電位
８ 第１の外部入力端子
９ 第２の外部入力端子
10 第１の外部出力端子
11 第２の外部出力端子
12 第１の帰還容量
13 第２の帰還容量
14 第１の入力容量
15 第２の入力容量
16 第１のサンプリング用スイッチ
17 第２のサンプリング用スイッチ
18 第３のサンプリング用スイッチ
19 第４のサンプリング用スイッチ
20 第５のサンプリング用スイッチ
21 第６のサンプリング用スイッチ
22 第１の演算用スイッチ
23 第２の演算用スイッチ
24 第３の演算用スイッチ
25 スイッチ制御用デジタル回路
26 第１のリセット用スイッチ
27 第２のリセット用スイッチ
28 第３のリセット用スイッチ
29 第４のリセット用スイッチ
30 第５のリセット用スイッチ
31 第６のリセット用スイッチ
32 高利得モジュール
33 高利得モジュールの入力端子
34 高利得モジュールの出力端子
35 高利得モジュールを構成する第１の増幅回路
36 高利得モジュールを構成する第２の増幅回路
37 高利得モジュールを構成する第３の増幅回路

Claims (6)

1. 極性の異なる２つの入力端子、極性の異なる２つの出力端子、及び中点電位入力端子を有する増幅器と、
   第１の容量の一端子と第２の容量の一端子とが各々、サンプリングパルスに同期して動作する第１及び第２のサンプリングスイッチを介して外部入力端子に接続され、前記第１の容量と第２の容量との他端子同士を接続し、前記第２の容量の一端子を演算パルスに同期して動作する第１の演算スイッチを介して且つ、その他端子を第３のサンプリングスイッチを介して共に外部出力端子に接続してなる２つのサブユニットからなり、各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点を、各々、前記増幅器の異なる入力端子に、前記外部出力端子との接続点を、各々、前記増幅器の異なる出力端子に接続すると共に、各サブユニットの前記第１の容量の一端子同士を第２の演算スイッチを介して接続して且つ、各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点同士を、リセットパルスに同期して動作するリセットスイッチを介して接続してなるメインユニットとを有し、
   ここで、前記リセットスイッチは、前記各サンプリングスイッチがオンとなる期間の初期の所定期間のみオンとなることを特徴とする増幅回路。
2. 各サブユニットの前記外部出力端子との接続点同士は、第２のリセットスイッチを介して接続されていることを特徴とする請求項１に係る増幅回路。
3. 各サブユニットの、前記第１の容量の他端子と前記第２の容量の他端子との接続点は、第３のリセットスイッチを介して前記中点電位入力端子に供給される中点電位に接続されていることを特徴とする請求項１又は２に係る増幅回路。
4. 各サブユニットの、前記外部出力端子との接続点は、第４のリセットスイッチを介して前記中点電位入力端子に供給される中点電位に接続されていることを特徴とする請求項１又は２に係る増幅回路。
5. 各サブユニットの、前記外部出力端子との接続点は、第４のリセットスイッチを介して前記中点電位に接続されていることを特徴とする請求項３に係る増幅回路。
6. 複数個の増幅回路を多段に直列接続してなる高利得モジュールであって、少なくとも１つの増幅回路が請求項１から５までのいずれか１項に係る増幅回路であることを特徴とする高利得モジュール。

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