JPH05290596A - スイッチトキャパシタサンプルホールド遅延回路 - Google Patents
スイッチトキャパシタサンプルホールド遅延回路Info
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- JPH05290596A JPH05290596A JP4085402A JP8540292A JPH05290596A JP H05290596 A JPH05290596 A JP H05290596A JP 4085402 A JP4085402 A JP 4085402A JP 8540292 A JP8540292 A JP 8540292A JP H05290596 A JPH05290596 A JP H05290596A
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Abstract
(57)【要約】
【目的】 サンプルホールド遅延回路において、遅延量
を従来の２倍にすることで長時間遅延を実現し、回路の
規模と消費電力の低減を図る。 【構成】 クロックφ1 がオンの時点で、第２のキャパ
シタ５の電荷は第３のキャパシタ９に放電されて０とな
り、同時に入力端子１に印加された入力電圧Ｖｉと出力
電圧Ｖｏの差の電圧Ｖｉ−Ｖｏが第１のキャパシタ４に
充電される。クロックφ2 がオンの時第１および第２の
キャパシタ４，５は直結となり、それぞれ±Ｃ（Ｖｉ−
Ｖｏ）の電荷が充電される。次に再びクロックφ1 がオ
ンの時、第２のキャパシタ５の電荷は第３のキャパシタ
９に放電され、出力端子１１には１サンプル周期前の入
力電圧が出力される。この結果従来の２倍の１サンプル
周期遅延が実現される。
を従来の２倍にすることで長時間遅延を実現し、回路の
規模と消費電力の低減を図る。 【構成】 クロックφ1 がオンの時点で、第２のキャパ
シタ５の電荷は第３のキャパシタ９に放電されて０とな
り、同時に入力端子１に印加された入力電圧Ｖｉと出力
電圧Ｖｏの差の電圧Ｖｉ−Ｖｏが第１のキャパシタ４に
充電される。クロックφ2 がオンの時第１および第２の
キャパシタ４，５は直結となり、それぞれ±Ｃ（Ｖｉ−
Ｖｏ）の電荷が充電される。次に再びクロックφ1 がオ
ンの時、第２のキャパシタ５の電荷は第３のキャパシタ
９に放電され、出力端子１１には１サンプル周期前の入
力電圧が出力される。この結果従来の２倍の１サンプル
周期遅延が実現される。
Description
【０００１】
【産業上の利用分野】本発明は通信、信号処理、計測、
制御システムで用いられるスイッチトキャパシタサンプ
ルホールド遅延回路に関する。
制御システムで用いられるスイッチトキャパシタサンプ
ルホールド遅延回路に関する。
【０００２】
【従来の技術】図３は従来のスイッチトキャパシタ（以
下ＳＣと略す。）サンプルホールド遅延回路の構成を示
し、図４はこの回路のスイッチ駆動用クロックφ1 ，φ
2 のタイミングチャートと入力電圧Ｖｉの波形および出
力電圧Ｖｏの波形を示している。ただし、図４における
ｔは時刻、Ｔｓはサンプリング周期、ｎは任意の整数で
ある。図３において、１０１は入力信号が印加される入
力端子、１０２，１０３は図４に示すクロックφ1 がオ
ンの時点で導通状態となるスイッチ、１０４はスイッチ
１０２，１０３を通して入力電圧Ｖｉと出力電圧Ｖｏの
差の電圧Ｖｉ−Ｖｏを充電するための容量値Ｃのキャパ
シタ、１０５，１０６はクロックφ2 がオンの時点で導
通状態となり、キャパシタ１０４に充電されていた電荷
Ｃ（Ｖｉ−Ｖｏ）を放電させるためのスイッチ、１０７
はキャパシタ１０４からの放電電荷を積分用キャパシタ
１０８に取り込み、最終出力電圧Ｖｏを発生するための
オペアンプ、１０８はクロックφ2 がオンの時点でキャ
パシタ１０４からの放電電圧Ｃ（Ｖｉ−Ｖｏ）を取り込
み、今まで充電されていた出力電圧Ｖｏを打ち消し、新
たに１／２サンプル周期前の入力電圧Ｖｉを充電するた
めのキャパシタ、１０９はオペアンプ１０７の出力電圧
を検出するための出力端子である。
下ＳＣと略す。）サンプルホールド遅延回路の構成を示
し、図４はこの回路のスイッチ駆動用クロックφ1 ，φ
2 のタイミングチャートと入力電圧Ｖｉの波形および出
力電圧Ｖｏの波形を示している。ただし、図４における
ｔは時刻、Ｔｓはサンプリング周期、ｎは任意の整数で
ある。図３において、１０１は入力信号が印加される入
力端子、１０２，１０３は図４に示すクロックφ1 がオ
ンの時点で導通状態となるスイッチ、１０４はスイッチ
１０２，１０３を通して入力電圧Ｖｉと出力電圧Ｖｏの
差の電圧Ｖｉ−Ｖｏを充電するための容量値Ｃのキャパ
シタ、１０５，１０６はクロックφ2 がオンの時点で導
通状態となり、キャパシタ１０４に充電されていた電荷
Ｃ（Ｖｉ−Ｖｏ）を放電させるためのスイッチ、１０７
はキャパシタ１０４からの放電電荷を積分用キャパシタ
１０８に取り込み、最終出力電圧Ｖｏを発生するための
オペアンプ、１０８はクロックφ2 がオンの時点でキャ
パシタ１０４からの放電電圧Ｃ（Ｖｉ−Ｖｏ）を取り込
み、今まで充電されていた出力電圧Ｖｏを打ち消し、新
たに１／２サンプル周期前の入力電圧Ｖｉを充電するた
めのキャパシタ、１０９はオペアンプ１０７の出力電圧
を検出するための出力端子である。
【０００３】次に上記従来例の動作について説明する。
図４において、クロックφ1 がオンである時刻ｔ＝（ｎ
−１）Ｔｓでは、図３に示すキャパシタ１０４にはＣ
（Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１））の電荷が充電され
る。次にクロックφ2 がオンである時刻ｔ＝｛ｎ−（１
／２）｝Ｔｓでは、キャパシタ１０４の電荷がキャパシ
タ１０８に放電され、キャパシタ１０８の電荷は、 ＣＶｏ｛ｎ−（１／２）｝＝ＣＶｏ（ｎ−１）＋Ｃ｛Ｖｉ（ｎ−１） −Ｖｏ（ｎ−１｝ ＝ＣＶｉ（ｎ−１） ・・・（１） となり、出力電圧Ｖｏ｛ｎ−（１／２）｝は、 Ｖｏ｛ｎ−（１／２）｝＝Ｖｉ（ｎ−１） ・・・（２） となる。この結果、図４に示すように、１／２サンプル
周期（Ｔｓ／２）の遅延が得られる。なお、クロックφ
2 がオンの期間以外では、キャパシタ１０８への電荷の
流入がないため、出力電圧Ｖｏはホールドされる。
図４において、クロックφ1 がオンである時刻ｔ＝（ｎ
−１）Ｔｓでは、図３に示すキャパシタ１０４にはＣ
（Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１））の電荷が充電され
る。次にクロックφ2 がオンである時刻ｔ＝｛ｎ−（１
／２）｝Ｔｓでは、キャパシタ１０４の電荷がキャパシ
タ１０８に放電され、キャパシタ１０８の電荷は、 ＣＶｏ｛ｎ−（１／２）｝＝ＣＶｏ（ｎ−１）＋Ｃ｛Ｖｉ（ｎ−１） −Ｖｏ（ｎ−１｝ ＝ＣＶｉ（ｎ−１） ・・・（１） となり、出力電圧Ｖｏ｛ｎ−（１／２）｝は、 Ｖｏ｛ｎ−（１／２）｝＝Ｖｉ（ｎ−１） ・・・（２） となる。この結果、図４に示すように、１／２サンプル
周期（Ｔｓ／２）の遅延が得られる。なお、クロックφ
2 がオンの期間以外では、キャパシタ１０８への電荷の
流入がないため、出力電圧Ｖｏはホールドされる。
【０００４】このように、上記従来のＳＣサンプルホー
ルド遅延回路でも、１／２サンプル周期のサンプルホー
ルド遅延が得られ、この回路を多段縦続接続することで
長時間遅延が実現される。
ルド遅延回路でも、１／２サンプル周期のサンプルホー
ルド遅延が得られ、この回路を多段縦続接続することで
長時間遅延が実現される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＳＣサンプルホールド遅延回路では、１／２サンプ
ル周期の遅延しか得られないため、長時間の遅延を実現
するためには、この回路を縦続接続する段数が多くな
り、使用するオペアンプの数も増え、回路規模と消費電
力が増加してしまうという問題があった。
来のＳＣサンプルホールド遅延回路では、１／２サンプ
ル周期の遅延しか得られないため、長時間の遅延を実現
するためには、この回路を縦続接続する段数が多くな
り、使用するオペアンプの数も増え、回路規模と消費電
力が増加してしまうという問題があった。
【０００６】本発明は、このような従来の問題を解決す
るものであり、１個のオペアンプを用いた構成で、従来
の２倍である１サンプル周期の遅延が得られるように
し、長時間の遅延を実現する際にも縦続接続の必要段数
を減らし、回路規模と消費電力の低減を図ることのでき
る優れたＳＣサンプルホールド遅延回路を提供すること
を目的とする。
るものであり、１個のオペアンプを用いた構成で、従来
の２倍である１サンプル周期の遅延が得られるように
し、長時間の遅延を実現する際にも縦続接続の必要段数
を減らし、回路規模と消費電力の低減を図ることのでき
る優れたＳＣサンプルホールド遅延回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、サンプリング周波数に等しく互いに重な
り合わない第１および第２のクロックで制御され、第１
のクロックがオンの時点でそれぞれ導通状態となる第１
および第２のスイッチと、この第１および第２のスイッ
チを通して入力電圧Ｖｉと出力電圧Ｖｏの差の電圧Ｖｉ
−Ｖｏが充電される容量値２Ｃの第１のキャパシタと、
第１のクロックがオンの時点で導通状態となる第３のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値２Ｃの第２のキャパシタと、
第２のクロックがオンの時点で導通状態となり、接地
点、第１のキャパシタ、第２のキャパシタ、接地点とい
う形の直列接続状態を作り、第１および第２のキャパシ
タにそれぞれ±Ｃ（Ｖｉ−Ｖｏ）の電荷を充電させるた
めの第４および第５のスイッチと、再び第１のクロック
がオンの時点で第２のキャパシタからの放電電荷Ｃ（Ｖ
ｉ−Ｖｏ）を取り込み、今まで充電していたオペアンプ
の出力電圧Ｖｏを打ち消し、新たに１サンプル周期前の
入力電圧Ｖｉを充電するための積分用キャパシタである
容量値Ｃの第３のキャパシタと、この第３のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたものである。
成するために、サンプリング周波数に等しく互いに重な
り合わない第１および第２のクロックで制御され、第１
のクロックがオンの時点でそれぞれ導通状態となる第１
および第２のスイッチと、この第１および第２のスイッ
チを通して入力電圧Ｖｉと出力電圧Ｖｏの差の電圧Ｖｉ
−Ｖｏが充電される容量値２Ｃの第１のキャパシタと、
第１のクロックがオンの時点で導通状態となる第３のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値２Ｃの第２のキャパシタと、
第２のクロックがオンの時点で導通状態となり、接地
点、第１のキャパシタ、第２のキャパシタ、接地点とい
う形の直列接続状態を作り、第１および第２のキャパシ
タにそれぞれ±Ｃ（Ｖｉ−Ｖｏ）の電荷を充電させるた
めの第４および第５のスイッチと、再び第１のクロック
がオンの時点で第２のキャパシタからの放電電荷Ｃ（Ｖ
ｉ−Ｖｏ）を取り込み、今まで充電していたオペアンプ
の出力電圧Ｖｏを打ち消し、新たに１サンプル周期前の
入力電圧Ｖｉを充電するための積分用キャパシタである
容量値Ｃの第３のキャパシタと、この第３のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたものである。
【０００８】
【作用】したがって、本発明によれば、第１のクロック
がオンの時点で入力電圧Ｖｉと出力電圧Ｖｏの差の電圧
を第１のキャパシタに取り込み、第２のクロックがオン
の時点で、この第１のキャパシタに充電された電荷を、
従来のように則、出力に関わる積分用キャパシタに放電
するのではなく、この時点で、一度第２のキャパシタに
転送し、再び第１のクロックがオンの時点で、第２のキ
ャパシタに充電されていた電荷を出力に関わる積分用キ
ャパシタに転送することにより、入力信号を取り込んで
１サンプル周期後にその信号を出力することができ、従
来の遅延量の２倍である１サンプル周期のサンプルホー
ルド遅延が得られ、長時間の遅延を実現する上でも、従
来のサンプルホールド遅延回路を縦続接続するよりも少
ない段数を縦続接続することで所望の遅延量を実現し、
回路規模と消費電力の低減を図ることができるという効
果を有する。
がオンの時点で入力電圧Ｖｉと出力電圧Ｖｏの差の電圧
を第１のキャパシタに取り込み、第２のクロックがオン
の時点で、この第１のキャパシタに充電された電荷を、
従来のように則、出力に関わる積分用キャパシタに放電
するのではなく、この時点で、一度第２のキャパシタに
転送し、再び第１のクロックがオンの時点で、第２のキ
ャパシタに充電されていた電荷を出力に関わる積分用キ
ャパシタに転送することにより、入力信号を取り込んで
１サンプル周期後にその信号を出力することができ、従
来の遅延量の２倍である１サンプル周期のサンプルホー
ルド遅延が得られ、長時間の遅延を実現する上でも、従
来のサンプルホールド遅延回路を縦続接続するよりも少
ない段数を縦続接続することで所望の遅延量を実現し、
回路規模と消費電力の低減を図ることができるという効
果を有する。
【０００９】
【実施例】図１は本発明の一実施例におけるＳＣサンプ
ルホールド遅延回路の構成を示し、図２はこの回路にお
けるサンプリング周波数に等しく互いに重なり合わない
第１および第２のスイッチ駆動用クロックφ1 ，φ2 の
タイミングチャートを入力電圧Ｖｉの波形および出力電
圧Ｖｏの波形を示している。ただし図２におけるｔは時
刻、Ｔｓはサンプリング周期、ｎは任意の整数である。
図１において、１は入力信号が印加される入力端子、２
および３は図２に示す第１のクロックφ1 がオンの時点
で導通状態となる第１および第２のスイッチ、４は第１
および第２のスイッチ２，３を通して、入力電圧Ｖｉと
出力電圧Ｖｏの差の電圧Ｖｉ−Ｖｏを充電する容量値２
Ｃの第１のキャパシタ、５は第１のクロックφ1 がオン
の時点で導通状態となる第３のスイッチ６を通して充電
されていた電荷を放電して０となる容量値２Ｃの第２の
キャパシタ、７および８は第２のクロックφ2 がオンの
時点で導通状態となり、接地点、第１のキャパシタ４、
第２のキャパシタ５、接地点という形の直列接続状態を
作り、第１および第２のキャパシタ４，５にそれぞれ±
Ｃ（Ｖｉ−Ｖｏ）の電荷を充電させるための第４および
第５のスイッチ、９は再び第１のクロックφ1 がオンの
時点で第２のキャパシタ５からの放電電荷Ｃ（Ｖｉ−Ｖ
ｏ）を取り込み、今まで充電されていたオペアンプ１０
の出力電圧Ｖｏを打ち消し、新たに１サンプル周期前の
入力電圧Ｖｉを充電するための積分用キャパシタである
容量値Ｃの第３のキャパシタ、１０は第３のキャパシタ
９の充電電圧を出力するためのオペアンプ、１１はオペ
アンプ１０の出力電圧Ｖｏを検出するための出力端子で
ある。
ルホールド遅延回路の構成を示し、図２はこの回路にお
けるサンプリング周波数に等しく互いに重なり合わない
第１および第２のスイッチ駆動用クロックφ1 ，φ2 の
タイミングチャートを入力電圧Ｖｉの波形および出力電
圧Ｖｏの波形を示している。ただし図２におけるｔは時
刻、Ｔｓはサンプリング周期、ｎは任意の整数である。
図１において、１は入力信号が印加される入力端子、２
および３は図２に示す第１のクロックφ1 がオンの時点
で導通状態となる第１および第２のスイッチ、４は第１
および第２のスイッチ２，３を通して、入力電圧Ｖｉと
出力電圧Ｖｏの差の電圧Ｖｉ−Ｖｏを充電する容量値２
Ｃの第１のキャパシタ、５は第１のクロックφ1 がオン
の時点で導通状態となる第３のスイッチ６を通して充電
されていた電荷を放電して０となる容量値２Ｃの第２の
キャパシタ、７および８は第２のクロックφ2 がオンの
時点で導通状態となり、接地点、第１のキャパシタ４、
第２のキャパシタ５、接地点という形の直列接続状態を
作り、第１および第２のキャパシタ４，５にそれぞれ±
Ｃ（Ｖｉ−Ｖｏ）の電荷を充電させるための第４および
第５のスイッチ、９は再び第１のクロックφ1 がオンの
時点で第２のキャパシタ５からの放電電荷Ｃ（Ｖｉ−Ｖ
ｏ）を取り込み、今まで充電されていたオペアンプ１０
の出力電圧Ｖｏを打ち消し、新たに１サンプル周期前の
入力電圧Ｖｉを充電するための積分用キャパシタである
容量値Ｃの第３のキャパシタ、１０は第３のキャパシタ
９の充電電圧を出力するためのオペアンプ、１１はオペ
アンプ１０の出力電圧Ｖｏを検出するための出力端子で
ある。
【００１０】次に上記実施例の動作について図１に基づ
いて、図２を参照しながら説明する。図２において、第
１のクロックφ1 がオンである時刻ｔ＝（ｎ−１）Ｔｓ
では、図１に示す第１のキャパシタ４には２Ｃ｛Ｖｉ
（ｎ−１）−Ｖｏ（ｎ−１）｝なる電荷が充電される。
また第２のキャパシタ５の電荷は放電されて０となる。
さらに第３のキャパシタ９には、ＣＶｏ（ｎ−１）なる
電荷が充電される。次に第２のクロックφ2 がオンであ
る時刻ｔ＝｛ｎ−（１／２）｝Ｔｓでは、第１および第
２のキャパシタ４，５は直列接続となり、この２つのキ
ャパシタ４，５の間で電荷の移動が生じ、その結果、第
１のキャパシタ４には、Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ
−１）｝なる電荷が充電され、第２のキャパシタ５に
は、−Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１）｝なる電荷
が充電される。一方第３のキャパシタ９には、この時点
で電荷の流入がないため、電荷はＣＶｏ（ｎ−１）がそ
のまま保持され、出力電圧もＶｏ（ｎ−１）がホールド
されている。そして、再び第１のクロックφ1 がオンと
なる時刻ｔ＝ｎＴｓでは、第２のキャパシタ５の電荷が
第３のキャパシタ９に放電され、第３のキャパシタ９の
電荷は、 ＣＶｏ（ｎ）＝ＣＶｏ（ｎ−１）＋Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１）｝ ＝ＣＶｉ（ｎ−１） ・・・（３） となり、出力電圧Ｖｏ（ｎ）は、 Ｖｏ（ｎ）＝Ｖｉ（ｎ−１） ・・・（４） となる。この結果、図２に示すように、１サンプル周期
（Ｔｓ）の遅延が得られる。なお前記したように、第１
のクロックφ1 がオンの期間以外では、第３のキャパシ
タ９への電荷の流入がないため、出力電圧Ｖｏはホール
ドされる。
いて、図２を参照しながら説明する。図２において、第
１のクロックφ1 がオンである時刻ｔ＝（ｎ−１）Ｔｓ
では、図１に示す第１のキャパシタ４には２Ｃ｛Ｖｉ
（ｎ−１）−Ｖｏ（ｎ−１）｝なる電荷が充電される。
また第２のキャパシタ５の電荷は放電されて０となる。
さらに第３のキャパシタ９には、ＣＶｏ（ｎ−１）なる
電荷が充電される。次に第２のクロックφ2 がオンであ
る時刻ｔ＝｛ｎ−（１／２）｝Ｔｓでは、第１および第
２のキャパシタ４，５は直列接続となり、この２つのキ
ャパシタ４，５の間で電荷の移動が生じ、その結果、第
１のキャパシタ４には、Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ
−１）｝なる電荷が充電され、第２のキャパシタ５に
は、−Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１）｝なる電荷
が充電される。一方第３のキャパシタ９には、この時点
で電荷の流入がないため、電荷はＣＶｏ（ｎ−１）がそ
のまま保持され、出力電圧もＶｏ（ｎ−１）がホールド
されている。そして、再び第１のクロックφ1 がオンと
なる時刻ｔ＝ｎＴｓでは、第２のキャパシタ５の電荷が
第３のキャパシタ９に放電され、第３のキャパシタ９の
電荷は、 ＣＶｏ（ｎ）＝ＣＶｏ（ｎ−１）＋Ｃ｛Ｖｉ（ｎ−１）−Ｖｏ（ｎ−１）｝ ＝ＣＶｉ（ｎ−１） ・・・（３） となり、出力電圧Ｖｏ（ｎ）は、 Ｖｏ（ｎ）＝Ｖｉ（ｎ−１） ・・・（４） となる。この結果、図２に示すように、１サンプル周期
（Ｔｓ）の遅延が得られる。なお前記したように、第１
のクロックφ1 がオンの期間以外では、第３のキャパシ
タ９への電荷の流入がないため、出力電圧Ｖｏはホール
ドされる。
【００１１】このように、上記実施例によれば、入力か
ら出力にかけての電荷の転送を、従来とは異なり２つの
キャパシタ４，５を用いて順次行なっているため、遅延
量も従来の２倍の１サンプル周期の遅延が得られる。こ
の結果、長時間の遅延を実現する際には、従来のサンプ
ルホールド回路よりも少ない段数を縦続接続することに
より、所望の遅延量が得られ、回路規模と消費電力の低
減を図ることができるという効果を有する。
ら出力にかけての電荷の転送を、従来とは異なり２つの
キャパシタ４，５を用いて順次行なっているため、遅延
量も従来の２倍の１サンプル周期の遅延が得られる。こ
の結果、長時間の遅延を実現する際には、従来のサンプ
ルホールド回路よりも少ない段数を縦続接続することに
より、所望の遅延量が得られ、回路規模と消費電力の低
減を図ることができるという効果を有する。
【００１２】
【発明の効果】本発明は、上記実施例から明らかなよう
に、オペアンプを１個用いた構成でも従来のＳＣサンプ
ルホールド遅延回路の遅延量の２倍である１サンプル周
期の遅延を実現することができ、その結果、長時間の遅
延を実現する際にも、従来のＳＣサンプルホールド遅延
回路よりも少ない段数を縦続接続するだけで所望の遅延
量が得られ、回路規模も消費電力の低減を図ることがで
きるという効果を有する。
に、オペアンプを１個用いた構成でも従来のＳＣサンプ
ルホールド遅延回路の遅延量の２倍である１サンプル周
期の遅延を実現することができ、その結果、長時間の遅
延を実現する際にも、従来のＳＣサンプルホールド遅延
回路よりも少ない段数を縦続接続するだけで所望の遅延
量が得られ、回路規模も消費電力の低減を図ることがで
きるという効果を有する。
【図１】本発明の一実施例におけるスイッチトキャパシ
タサンプルホールド遅延回路の回路図
タサンプルホールド遅延回路の回路図
【図２】同回路のスイッチ駆動用クロックのタイミング
チャートと入力電圧および出力電圧の波形図
チャートと入力電圧および出力電圧の波形図
【図３】従来のスイッチトキャパシタサンプルホールド
遅延回路の回路図
遅延回路の回路図
【図４】同回路のスイッチ駆動用クロックのタイミング
チャートと入力電圧および出力電圧の波形図
チャートと入力電圧および出力電圧の波形図
１ 入力端子 ２ 第１のスイッチ ３ 第２のスイッチ ４ 第１のキャパシタ ５ 第２のキャパシタ ６ 第３のスイッチ ７ 第４のスイッチ ８ 第５のスイッチ ９ 第３のキャパシタ １０ オペアンプ １１ 出力端子
Claims (1)
- 【請求項１】 サンプリング周波数に等しく互いに重な
り合わない第１および第２のクロックで制御され、第１
のクロックがオンの時点でそれぞれ導通状態となる第１
および第２のスイッチと、この第１および第２のスイッ
チを通して入力電圧Ｖｉと出力電圧Ｖｏの差の電圧Ｖｉ
−Ｖｏが充電される容量値２Ｃの第１のキャパシタと、
第１のクロックがオンの時点で導通状態となる第３のス
イッチを通して充電電荷を後述のオペアンプの積分用キ
ャパシタに放電する容量値２Ｃの第２のキャパシタと、
第２のクロックがオンの時点で導通状態となり、接地
点、第１のキャパシタ、第２のキャパシタ、接地点とい
う形の直列接続状態を作り、第１および第２のキャパシ
タにそれぞれ±Ｃ（Ｖｉ−Ｖｏ）の電荷を充電させるた
めの第４および第５のスイッチと、再び第１のクロック
がオンの時点で第２のキャパシタからの放電電荷Ｃ（Ｖ
ｉ−Ｖｏ）を取り込み、今まで充電していたオペアンプ
の出力電圧Ｖｏを打ち消し、新たに１サンプル周期前の
入力電圧Ｖｉを充電するための積分用キャパシタである
容量値Ｃの第３のキャパシタと、この第３のキャパシタ
に充電されている電圧を出力するためのオペアンプとを
備えたスイッチトキャパシタサンプルホールド遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085402A JP3037502B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085402A JP3037502B2 (ja) | 1992-04-07 | 1992-04-07 | スイッチトキャパシタサンプルホールド遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05290596A true JPH05290596A (ja) | 1993-11-05 |
| JP3037502B2 JP3037502B2 (ja) | 2000-04-24 |
Family
ID=13857796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1992
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| CN103384152A (zh) * | 2012-05-03 | 2013-11-06 | 联发科技（新加坡）私人有限公司 | 模数转换器、模数转换方法及集成电路芯片 |
| CN103384152B (zh) * | 2012-05-03 | 2016-11-23 | 联发科技（新加坡）私人有限公司 | 模数转换器、模数转换方法及集成电路芯片 |
| WO2019220508A1 (ja) * | 2018-05-14 | 2019-11-21 | 三菱電機株式会社 | アクティブフェーズドアレーアンテナ |
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