JPS625372B2 - - Google Patents
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- JPS625372B2 JPS625372B2 JP54074861A JP7486179A JPS625372B2 JP S625372 B2 JPS625372 B2 JP S625372B2 JP 54074861 A JP54074861 A JP 54074861A JP 7486179 A JP7486179 A JP 7486179A JP S625372 B2 JPS625372 B2 JP S625372B2
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- 239000003990 capacitor Substances 0.000 claims description 78
- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 102100024423 Carbonic anhydrase 9 Human genes 0.000 description 2
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 2
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 2
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 2
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 2
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 2
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- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、任意のホールド時間を有するPAM
波入力に対して出力周波数特性が変化しない、ス
イツチド・キヤパシタ・フイルタに関するもので
ある。
波入力に対して出力周波数特性が変化しない、ス
イツチド・キヤパシタ・フイルタに関するもので
ある。
パルス振幅変調(PAM)波信号は、たとえ
ば、デイジタルアナログ(D/A)変換器の出力
として発生した場合、その発生源によつて定まる
一定のホールド時間を有する。このような信号
は、アパチヤ効果によつてそのホールド時間によ
つて定まる周波数特性の歪を有することが知られ
ている。そしてこのような信号を入力信号とする
帯域制限用フイルタは、アパチヤ効果による入力
信号の周波数特性の歪を、通常、その損失特性に
よつて補正している。従つてこのようなフイルタ
を使用した場合、入力信号のホールド時間が変わ
ればその周波数成分が変化するのでフイルタ出力
も変化し、所望のフイルタ出力を得ることができ
ない。
ば、デイジタルアナログ(D/A)変換器の出力
として発生した場合、その発生源によつて定まる
一定のホールド時間を有する。このような信号
は、アパチヤ効果によつてそのホールド時間によ
つて定まる周波数特性の歪を有することが知られ
ている。そしてこのような信号を入力信号とする
帯域制限用フイルタは、アパチヤ効果による入力
信号の周波数特性の歪を、通常、その損失特性に
よつて補正している。従つてこのようなフイルタ
を使用した場合、入力信号のホールド時間が変わ
ればその周波数成分が変化するのでフイルタ出力
も変化し、所望のフイルタ出力を得ることができ
ない。
第1図は従来のスイツチド・キヤパシタ・フイ
ルタの構成例を示す回路図である。同図において
は入力端子、は出力端子である。CA1,CA
2,CA3,CA4,CA5,CA6,CA7,CA
8,CA9,CA10,CA11はスイツチド・キ
ヤパシタであつて、、クロツク周波数fcで矢印の
方向に交互に切替えられて、対応する積分キヤパ
シタCB1,CB2,CB3,CB4,CB5へ信号電
荷を転送する。クロツク周波数fcとしては例え
ば128KHzが用いられる。またA1,A2,A
3,A4,A5は演算増幅器であり、CF1,CF
2,CF3,CF4はバイパスキヤパシタである。
ルタの構成例を示す回路図である。同図において
は入力端子、は出力端子である。CA1,CA
2,CA3,CA4,CA5,CA6,CA7,CA
8,CA9,CA10,CA11はスイツチド・キ
ヤパシタであつて、、クロツク周波数fcで矢印の
方向に交互に切替えられて、対応する積分キヤパ
シタCB1,CB2,CB3,CB4,CB5へ信号電
荷を転送する。クロツク周波数fcとしては例え
ば128KHzが用いられる。またA1,A2,A
3,A4,A5は演算増幅器であり、CF1,CF
2,CF3,CF4はバイパスキヤパシタである。
第1図のスイツチド・キヤパシタ・フイルタに
おいて、入力端子における入力信号V1とし
て、例えば8KHzでサンプリングされた100%ホ
ールド波が入力するものとすると、入力部のスイ
ツチド・キヤパシタCA3はスイツチング周期τ
=1/fcで1サンプリング周期内に16回同じ入
力電荷を充放電してスイツチド・キヤパシタ・フ
イルタに入力する。スイツチド・キヤパシタ・フ
イルタの損失特性は、この場合、8KHz、100%
ホールドのPAM波入力に対するアパチヤ効果を
補正するような特性が与えられる。アパチヤ効果
は前述のようにホールド時間によつて異なるか
ら、入力信号のホールド時間が変つたときは、こ
れを補正するスイツチド・キヤパシタ・フイルタ
の損失特性もその都度変更しなければならない。
このように従来のスイツチド・キヤパシタ・フイ
ルタにおいては、入力信号のホールド時間が変化
したときは所望のフイルタ特性が得られなくな
り、従つて予め定められたホールド時間を有する
入力信号しか取り扱うことができない欠点があつ
た。
おいて、入力端子における入力信号V1とし
て、例えば8KHzでサンプリングされた100%ホ
ールド波が入力するものとすると、入力部のスイ
ツチド・キヤパシタCA3はスイツチング周期τ
=1/fcで1サンプリング周期内に16回同じ入
力電荷を充放電してスイツチド・キヤパシタ・フ
イルタに入力する。スイツチド・キヤパシタ・フ
イルタの損失特性は、この場合、8KHz、100%
ホールドのPAM波入力に対するアパチヤ効果を
補正するような特性が与えられる。アパチヤ効果
は前述のようにホールド時間によつて異なるか
ら、入力信号のホールド時間が変つたときは、こ
れを補正するスイツチド・キヤパシタ・フイルタ
の損失特性もその都度変更しなければならない。
このように従来のスイツチド・キヤパシタ・フイ
ルタにおいては、入力信号のホールド時間が変化
したときは所望のフイルタ特性が得られなくな
り、従つて予め定められたホールド時間を有する
入力信号しか取り扱うことができない欠点があつ
た。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的は、任意のホー
ルド時間を有するPAM波信号を入力した場合に
も出力信号の特性に変化を生じることがなく、従
つてホールド時間の変化に応じてスイツチド・キ
ヤパシタ・フイルタの損失特性を変更する必要が
ないような、スイツチド・キヤパシタ・フイルタ
を提供することにある。この目的を達成するため
本発明のスイツチド・キヤパシタ・フイルタにお
いては、入力部のスイツチド・キヤパシタとして
等しい容量のスイツチド・キヤパシタをホールド
時間に対応して少くとも1個と、非オールド時間
に対応してその時間内に含まれるクロツク周期の
数に対応する個数設け、前記各スイツチド・キヤ
パシタを入力信号によつてホールド時間内に充電
するとともに、ホールド時間および非ホールド時
間内の各クロツク周期に応じて前記各スイツチ
ド・キヤパシタの充電電荷を順次前記スイツチ
ド・キヤパシタ・フイルタの積分キヤパシタに転
送するようにしたことを特徴としている。
うとするものであつて、その目的は、任意のホー
ルド時間を有するPAM波信号を入力した場合に
も出力信号の特性に変化を生じることがなく、従
つてホールド時間の変化に応じてスイツチド・キ
ヤパシタ・フイルタの損失特性を変更する必要が
ないような、スイツチド・キヤパシタ・フイルタ
を提供することにある。この目的を達成するため
本発明のスイツチド・キヤパシタ・フイルタにお
いては、入力部のスイツチド・キヤパシタとして
等しい容量のスイツチド・キヤパシタをホールド
時間に対応して少くとも1個と、非オールド時間
に対応してその時間内に含まれるクロツク周期の
数に対応する個数設け、前記各スイツチド・キヤ
パシタを入力信号によつてホールド時間内に充電
するとともに、ホールド時間および非ホールド時
間内の各クロツク周期に応じて前記各スイツチ
ド・キヤパシタの充電電荷を順次前記スイツチ
ド・キヤパシタ・フイルタの積分キヤパシタに転
送するようにしたことを特徴としている。
以下実施例について説明する。
第2図は本発明のスイツチド・キヤパシタ・フ
イルタの一実施例の構成を示す回路図、第3図は
第2図における各部動作波形を示すタイムチヤー
トである。第2図においては第1図における入力
部のスイツチド・キヤパシタCA3、積分キヤパ
シタCB1および演算増幅器A1に対応する部分
のみが示されており、その他の部分については第
1図の場合と異ならない。CA31,CA32,
CA33はそれぞれスイツチド・キヤパシタであ
る。
イルタの一実施例の構成を示す回路図、第3図は
第2図における各部動作波形を示すタイムチヤー
トである。第2図においては第1図における入力
部のスイツチド・キヤパシタCA3、積分キヤパ
シタCB1および演算増幅器A1に対応する部分
のみが示されており、その他の部分については第
1図の場合と異ならない。CA31,CA32,
CA33はそれぞれスイツチド・キヤパシタであ
る。
第3図において、aは端子における入力信号
V1を示している。入力信号V1は例えばサンプリ
ング周波数8KHzでサンプリングされ、約7/8ホ
ールドの波形を有するものとする。第3図aにお
いてAはホールド時間を、Bは非ホールド時間を
あらわしている。bはスイツチド・キヤパシタ・
フイルタのクロツクパルスであつて、スイツチ
ド・キヤパシタCA31,CA32,CA33以外
の全スイツチド・キヤパシタを駆動する。クロツ
ク周波数fcとしては例えば128KHzが用いられ
る。cはスイツチド・キヤパシタCA31の切替
え状態を示し、そのハイレベルのときは端子1
へ、ローレベルのときは端子2へ接続されること
を示している。端子1は入力端子に接続され、
端子2は演算増幅器A1の入力側に接続されてい
る。dはスイツチド・キヤパシタCA32の切替
え状態を示し、ハイレベルのときは端子3へ、ロ
ーレベルのときは端子4へ接続され、破線部Cは
フローテイングとなつていずれの端子にも接続さ
れないことを示している。端子3は入力端子に
接続され、端子4は演算増幅器A1の入力側に接
続されている。eはスイツチド・キヤパシタ・フ
イルタCA33の切替え状態を示し、ハイレベル
のときは端子5へ、ローレベルのときは端子6へ
接続され、破線部Dはフローテイングとなつて、
いずれの端子にも接続されない。端子5は入力端
子に接続され、端子6は演算増幅器A1の入力
側に接続されている。
V1を示している。入力信号V1は例えばサンプリ
ング周波数8KHzでサンプリングされ、約7/8ホ
ールドの波形を有するものとする。第3図aにお
いてAはホールド時間を、Bは非ホールド時間を
あらわしている。bはスイツチド・キヤパシタ・
フイルタのクロツクパルスであつて、スイツチ
ド・キヤパシタCA31,CA32,CA33以外
の全スイツチド・キヤパシタを駆動する。クロツ
ク周波数fcとしては例えば128KHzが用いられ
る。cはスイツチド・キヤパシタCA31の切替
え状態を示し、そのハイレベルのときは端子1
へ、ローレベルのときは端子2へ接続されること
を示している。端子1は入力端子に接続され、
端子2は演算増幅器A1の入力側に接続されてい
る。dはスイツチド・キヤパシタCA32の切替
え状態を示し、ハイレベルのときは端子3へ、ロ
ーレベルのときは端子4へ接続され、破線部Cは
フローテイングとなつていずれの端子にも接続さ
れないことを示している。端子3は入力端子に
接続され、端子4は演算増幅器A1の入力側に接
続されている。eはスイツチド・キヤパシタ・フ
イルタCA33の切替え状態を示し、ハイレベル
のときは端子5へ、ローレベルのときは端子6へ
接続され、破線部Dはフローテイングとなつて、
いずれの端子にも接続されない。端子5は入力端
子に接続され、端子6は演算増幅器A1の入力
側に接続されている。
スイツチド・キヤパシタCA31,CA32,
CA33はいずれも等しい容量値Cを有し、入力
端子側に接続さたとき入力電圧V1に応じて電
荷Q=V1・Cを充電し、演算増幅器A1側に接
続されたときその電荷を積分キヤパシタCB1に
放電する。
CA33はいずれも等しい容量値Cを有し、入力
端子側に接続さたとき入力電圧V1に応じて電
荷Q=V1・Cを充電し、演算増幅器A1側に接
続されたときその電荷を積分キヤパシタCB1に
放電する。
従つてホールド時間Aにおいては、スイツチ
ド・キヤパシタCA31が積分キヤパシタCB1に
対し、クロツク周期τ=1/fcごとに14回、同
じ値の電荷を供給する。一方、非ホールド時間B
においては、スイツチド・キヤパシタCA32,
CA33が時間τごとに順次、ホールド時間にお
けると同じ電荷を積分キヤパシタCB1に供給す
る。このようにして1サンプリング周期に属する
16回の放電によつて常に同一の電荷が積分キヤパ
シタCB1に供給される。従つて第2図に示され
た入力部の構成によるスイツチド・キヤパシタ・
フイルタにおいては、100%ホールドの場合と同
様に動作し、非ホールド時間の変化による影響が
あらわれない。
ド・キヤパシタCA31が積分キヤパシタCB1に
対し、クロツク周期τ=1/fcごとに14回、同
じ値の電荷を供給する。一方、非ホールド時間B
においては、スイツチド・キヤパシタCA32,
CA33が時間τごとに順次、ホールド時間にお
けると同じ電荷を積分キヤパシタCB1に供給す
る。このようにして1サンプリング周期に属する
16回の放電によつて常に同一の電荷が積分キヤパ
シタCB1に供給される。従つて第2図に示され
た入力部の構成によるスイツチド・キヤパシタ・
フイルタにおいては、100%ホールドの場合と同
様に動作し、非ホールド時間の変化による影響が
あらわれない。
第2図に示された実施例の場合、非ホールド時
間が第3図に示された時間T(=3τ)より短い
限り、非ホールド時間の影響があらわれず、従つ
てデユーテイサイクル13/16から16/16までの任意
のホールド波形のPAM波入力を同様に取扱うこ
とができる。
間が第3図に示された時間T(=3τ)より短い
限り、非ホールド時間の影響があらわれず、従つ
てデユーテイサイクル13/16から16/16までの任意
のホールド波形のPAM波入力を同様に取扱うこ
とができる。
第4図は本発明のスイツチド・キヤパシタ・フ
イルタの他の実施例の構成を示す回路図、第5図
は第4図における各部動作波形を示すタイムチヤ
ートである。第4図においては第3図の場合と同
様に、第1図におけるスイツチド・キヤパシタ
CA3、積分キヤパシタCB1および演算増幅器A
1に対応する部分のみが示されており、その他の
部分については第1図の場合と異ならない。CA
31,CA32,CA33,CA34,……,CA3
o-1,CA3oはスイツチド・キヤパシタであつて
それぞれ等しい容量値を有する。
イルタの他の実施例の構成を示す回路図、第5図
は第4図における各部動作波形を示すタイムチヤ
ートである。第4図においては第3図の場合と同
様に、第1図におけるスイツチド・キヤパシタ
CA3、積分キヤパシタCB1および演算増幅器A
1に対応する部分のみが示されており、その他の
部分については第1図の場合と異ならない。CA
31,CA32,CA33,CA34,……,CA3
o-1,CA3oはスイツチド・キヤパシタであつて
それぞれ等しい容量値を有する。
第5図において1,2,3,4,……,n−
1,nはそれぞれスイツチド・キヤパシタCA3
1,CA32,CA33,CA34,……,CA3o-
1,CA3oの切替え状態を示している。各スイツ
チド・キヤパシタはそれぞれハイレベルのとき入
力端子に接続され、ローレベルのとき演算増幅
器A1の入力側に接続され、破線部分のときフロ
ーテイングとなつて、いずれの側にも接続されな
い。またaはスイツチド・キヤパシタ・フイルタ
におけるスイツチド・キヤパシタCA31,CA3
2,……,CA3o以外のすべてのスイツチド・キ
ヤパシタを駆動するクロツク信号fcを示してい
る。
1,nはそれぞれスイツチド・キヤパシタCA3
1,CA32,CA33,CA34,……,CA3o-
1,CA3oの切替え状態を示している。各スイツ
チド・キヤパシタはそれぞれハイレベルのとき入
力端子に接続され、ローレベルのとき演算増幅
器A1の入力側に接続され、破線部分のときフロ
ーテイングとなつて、いずれの側にも接続されな
い。またaはスイツチド・キヤパシタ・フイルタ
におけるスイツチド・キヤパシタCA31,CA3
2,……,CA3o以外のすべてのスイツチド・キ
ヤパシタを駆動するクロツク信号fcを示してい
る。
各スイツチド・キヤパシタCA31,CA32,
……,CA3oは、その切替え動作の繰り返えしに
おけるハイレベルからの最初の立下りで、入力端
子の入力信号を同時に充電する。第5図におい
てはこのようなサンプリングのタイミングを示
している。次にスイツチド・キヤパシタCA31
は直ちに演算増幅器A1側に接続されて積分キヤ
パシタCB1に対してその電荷を放電する。スイ
ツチド・キヤパシタCA32はこの間その電荷を
ホールドしていて、第5図2におけるフローテイ
ング状態からローレベルになつたとき、演算増幅
器A1側に接続されて、積分キヤパシタCB1に
対してその電荷を放電する。スイツチド・キヤパ
シタCA32の放電タイミングは、クロツク信号
fcがタイミングの次のサイクルでローレベル
になつたときに対応する。以下同様にしてスイツ
チド・キヤパシタCA33,CA34,……,CA
3o-1,CA3oは、それぞれの電荷をホールドし
ていて、それぞれフローテイング状態からローレ
ベルになつたとき演算増幅器A1側に接続され
て、積分キヤパシタCB1に対し、順次その電荷
を放電する。これらの各スイツチド・キヤパシタ
の放電のタイミングは、クロツク信号fcの毎サ
イクルのローレベルに順次対応して行われる。こ
のようにしてスイツチド・キヤパシタCA31,
CA32,……,CA3oはサンプリング周期Ts=
n/fcの間、クロツク周期τ=1/fcごとに同
一の電荷量をn回積分コンデンサCB1に対して
放電する。従つて第4図に示された入力部の構成
によるスイツチド・キヤパシタ・フイルタにおい
ては100%ホールドの場合と同様に動作する。
……,CA3oは、その切替え動作の繰り返えしに
おけるハイレベルからの最初の立下りで、入力端
子の入力信号を同時に充電する。第5図におい
てはこのようなサンプリングのタイミングを示
している。次にスイツチド・キヤパシタCA31
は直ちに演算増幅器A1側に接続されて積分キヤ
パシタCB1に対してその電荷を放電する。スイ
ツチド・キヤパシタCA32はこの間その電荷を
ホールドしていて、第5図2におけるフローテイ
ング状態からローレベルになつたとき、演算増幅
器A1側に接続されて、積分キヤパシタCB1に
対してその電荷を放電する。スイツチド・キヤパ
シタCA32の放電タイミングは、クロツク信号
fcがタイミングの次のサイクルでローレベル
になつたときに対応する。以下同様にしてスイツ
チド・キヤパシタCA33,CA34,……,CA
3o-1,CA3oは、それぞれの電荷をホールドし
ていて、それぞれフローテイング状態からローレ
ベルになつたとき演算増幅器A1側に接続され
て、積分キヤパシタCB1に対し、順次その電荷
を放電する。これらの各スイツチド・キヤパシタ
の放電のタイミングは、クロツク信号fcの毎サ
イクルのローレベルに順次対応して行われる。こ
のようにしてスイツチド・キヤパシタCA31,
CA32,……,CA3oはサンプリング周期Ts=
n/fcの間、クロツク周期τ=1/fcごとに同
一の電荷量をn回積分コンデンサCB1に対して
放電する。従つて第4図に示された入力部の構成
によるスイツチド・キヤパシタ・フイルタにおい
ては100%ホールドの場合と同様に動作する。
従つて第4図に示されたスイツチド・キヤパシ
タ・フイルタにおいては、フイルタの損失特性は
サンプリング周期Ts=n/fc時間ホールドする
PAM波入力に対してアパチヤ効果を補正してお
けば、サンプリング周期Ts=n/fcで任意のホ
ールド時間を有するPAM波信号に対して、その
周波数成分に誤差を与えることなく取り扱うこと
が可能である。さらにこのフイルタにおいては、
全くホールドされていない連続波信号に対しても
全く同様に取り扱うことができることは言うまで
もない。
タ・フイルタにおいては、フイルタの損失特性は
サンプリング周期Ts=n/fc時間ホールドする
PAM波入力に対してアパチヤ効果を補正してお
けば、サンプリング周期Ts=n/fcで任意のホ
ールド時間を有するPAM波信号に対して、その
周波数成分に誤差を与えることなく取り扱うこと
が可能である。さらにこのフイルタにおいては、
全くホールドされていない連続波信号に対しても
全く同様に取り扱うことができることは言うまで
もない。
以上説明したように本発明のスイツチド・キヤ
パシタ・フイルタによれば、入力信号のホールド
時間が変化した場合にも出力信号の特性に変化を
生じることがなく、従つて任意のホールド時間を
有するPAM波信号入力に対してスイツチド・キ
ヤパシタ・フイルタの損失特性を変更することな
く使用することができるので、回路構成上著しく
便宜であり、かつその構成も簡易であつて、経済
上も優れた効果が得られる。
パシタ・フイルタによれば、入力信号のホールド
時間が変化した場合にも出力信号の特性に変化を
生じることがなく、従つて任意のホールド時間を
有するPAM波信号入力に対してスイツチド・キ
ヤパシタ・フイルタの損失特性を変更することな
く使用することができるので、回路構成上著しく
便宜であり、かつその構成も簡易であつて、経済
上も優れた効果が得られる。
第1図は従来のスイツチド・キヤパシタ・フイ
ルタの構成を示す回路、第2図は本発明のスイツ
チド・キヤパシタ・フイルタの一実施例の構成を
示す回路図、第3図は第2図における各部動作波
形を示すタイムチヤート、第4図は本発明のスイ
ツチド・キヤパシタ・フイルタの他の実施例の構
成を示す回路図、第5図は第4図における各部動
作波形を示すタイムチヤートである。 :入力端子、:出力端子、1,2,3,
4,5,6:スイツチド・キヤパシタの端子、
CA1,CA2,CA3,CA4,CA5,CA6,
CA7,CA8,CA9,CA10,CA11,CA3
1,CA32,CA33,CA34,……,CA3o-
1,CA3o:スイツチド・キヤパシタ、CB1,CB
2,CB3,CB4,CB5:積分キヤパシタ、CF
1,CF2,CF3,CF4:バイパス・キヤパシ
タ、A1,A2,A3,A4,A5:演算増幅
器。
ルタの構成を示す回路、第2図は本発明のスイツ
チド・キヤパシタ・フイルタの一実施例の構成を
示す回路図、第3図は第2図における各部動作波
形を示すタイムチヤート、第4図は本発明のスイ
ツチド・キヤパシタ・フイルタの他の実施例の構
成を示す回路図、第5図は第4図における各部動
作波形を示すタイムチヤートである。 :入力端子、:出力端子、1,2,3,
4,5,6:スイツチド・キヤパシタの端子、
CA1,CA2,CA3,CA4,CA5,CA6,
CA7,CA8,CA9,CA10,CA11,CA3
1,CA32,CA33,CA34,……,CA3o-
1,CA3o:スイツチド・キヤパシタ、CB1,CB
2,CB3,CB4,CB5:積分キヤパシタ、CF
1,CF2,CF3,CF4:バイパス・キヤパシ
タ、A1,A2,A3,A4,A5:演算増幅
器。
Claims (1)
- 1 入力部のスイツチド・キヤパシタをホールド
時間に対応して少くとも1個と、非ホールド時間
に対応してその時間内に含まれるクロツク周期の
数に対応する個数を設け、前記各スイツチド・キ
ヤパシタを入力信号によつてホールド時間内に充
電するとともに、ホールド時間および非ホールド
時間内の各クロツク周期に応じて前記各スイツチ
ド・キヤパシタの充電電荷を順次前記スイツチ
ド・キヤパシタ・フイルタの積分キヤパシタに転
送するようにしたことを特徴とするスイツチド・
キヤパシタ・フイルタ。
Priority Applications (4)
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---|---|---|---|
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US06/156,389 US4366456A (en) | 1979-06-14 | 1980-06-04 | Switched-capacitor filter |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7486179A JPS55166324A (en) | 1979-06-14 | 1979-06-14 | Switched capacitor filter |
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JPS55166324A JPS55166324A (en) | 1980-12-25 |
JPS625372B2 true JPS625372B2 (ja) | 1987-02-04 |
Family
ID=13559521
Family Applications (1)
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---|---|---|---|
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-
1979
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-
1980
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