JPS639683B2 - - Google Patents
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- Publication number
- JPS639683B2 JPS639683B2 JP55183184A JP18318480A JPS639683B2 JP S639683 B2 JPS639683 B2 JP S639683B2 JP 55183184 A JP55183184 A JP 55183184A JP 18318480 A JP18318480 A JP 18318480A JP S639683 B2 JPS639683 B2 JP S639683B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- clock
- signal
- input
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 44
- 238000011045 prefiltration Methods 0.000 claims description 9
- 238000005070 sampling Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチドキヤパシタフイルタと併
用され、構成が簡単なスイツチドキヤパシタプリ
フイルタに関するものである。
用され、構成が簡単なスイツチドキヤパシタプリ
フイルタに関するものである。
スイツチドキヤパシタフイルタ等のサンプルド
データフイルタに於いては、一定周期で信号をサ
ンプリングして処理するものであるから、そのサ
ンプリングに伴なう信号の折返し成分が生じる。
この折返し成分がフイルタの通過帯域内に落込む
ことを避ける為に、予めサンプリング周波数の1/
２以上の周波数の入力信号を除去するプリフイル
タが設けられるものである。このプリフイルタは
通常CR回路が用いられている。
データフイルタに於いては、一定周期で信号をサ
ンプリングして処理するものであるから、そのサ
ンプリングに伴なう信号の折返し成分が生じる。
この折返し成分がフイルタの通過帯域内に落込む
ことを避ける為に、予めサンプリング周波数の1/
２以上の周波数の入力信号を除去するプリフイル
タが設けられるものである。このプリフイルタは
通常CR回路が用いられている。
又スイツチドキヤパシタフイルタの入力部は、
例えば第１図に示す構成を有し、相互に逆位相の
クロツクφ1，φ2によりスイツチを構成するトラ
ンジスタQ1〜Q4がオン，オフし、入力信号v1を
キヤパシタC1でサンプリングし、演算増幅器
OPAの負入力端子と出力端子との間に接続した
積分用キヤパシタCBにキヤパシタC1の電荷を転
送する。又出力信号v2はキヤパシタC2でサンプリ
ングされ、演算増幅器OPAの負入力端子へ帰還
される。
例えば第１図に示す構成を有し、相互に逆位相の
クロツクφ1，φ2によりスイツチを構成するトラ
ンジスタQ1〜Q4がオン，オフし、入力信号v1を
キヤパシタC1でサンプリングし、演算増幅器
OPAの負入力端子と出力端子との間に接続した
積分用キヤパシタCBにキヤパシタC1の電荷を転
送する。又出力信号v2はキヤパシタC2でサンプリ
ングされ、演算増幅器OPAの負入力端子へ帰還
される。
入力信号v1と出力信号v2との関係は、次式で表
わされるものである。
わされるものである。
v2／v1＝−C1・Z-1／CB（１−Z-1）＋C2・Z-1……(1)
但し、Z-1＝e-j〓T，Ｔ＝１／c，c＝クロツク
周波数である。
周波数である。
第２図は既に提案されたスイツチドキヤパシタ
プリフイルタを有するスイツチドキヤパシタフイ
ルタの入力部を示すもので、第１図と同一符号は
同一部分を示し、Q5〜Q7はスイツチを構成する
トランジスタ、C′1，C3，C4はキヤパシタである。
キヤパシタC′1は第１図のキヤパシタC1の1/2の容
量であり、又キヤパシタC3，C4はキヤパシタC′1
の２倍の容量である。
プリフイルタを有するスイツチドキヤパシタフイ
ルタの入力部を示すもので、第１図と同一符号は
同一部分を示し、Q5〜Q7はスイツチを構成する
トランジスタ、C′1，C3，C4はキヤパシタである。
キヤパシタC′1は第１図のキヤパシタC1の1/2の容
量であり、又キヤパシタC3，C4はキヤパシタC′1
の２倍の容量である。
第３図はクロツクφ1，φ2の説明図であり、ク
ロツクφ1がハイレベルのとき、トランジスタQ1，
Q4，Q6がオンとなり、クロツクφ2がハイレベル
のとき、トランジスタQ2，Q3，Q5，Q7がオンと
なる。クロツクφ2がオンのとき、入力信号v1はキ
ヤパシタC3によりサンプリングされ、次にクロ
ツクφ1がオンとなると、入力信号v1はキヤパシタ
C′1によりサンプリングされ、このときキヤパシ
タC3の電荷はキヤパシタC4に分配される。次に
クロツクφ2がハイレベルとなると、キヤパシタ
C′1の電荷は、キヤパシタC4の電荷と共に積分用
のキヤパシタCBに転送され、同時にキヤパシタ
C2の電荷もキヤパシタCBに転送される。従つて
入力信号v1はクロツクφ1，φ2の周期Ｔの1/2の周
期で交互にサンプリングされることになる。
ロツクφ1がハイレベルのとき、トランジスタQ1，
Q4，Q6がオンとなり、クロツクφ2がハイレベル
のとき、トランジスタQ2，Q3，Q5，Q7がオンと
なる。クロツクφ2がオンのとき、入力信号v1はキ
ヤパシタC3によりサンプリングされ、次にクロ
ツクφ1がオンとなると、入力信号v1はキヤパシタ
C′1によりサンプリングされ、このときキヤパシ
タC3の電荷はキヤパシタC4に分配される。次に
クロツクφ2がハイレベルとなると、キヤパシタ
C′1の電荷は、キヤパシタC4の電荷と共に積分用
のキヤパシタCBに転送され、同時にキヤパシタ
C2の電荷もキヤパシタCBに転送される。従つて
入力信号v1はクロツクφ1，φ2の周期Ｔの1/2の周
期で交互にサンプリングされることになる。
入力信号v1と出力信号v2との関係は、
CB・v2＝−〔C′1・v1・Z-1＋C′1・v1・Z-3/2＋C2・
v2・Z-1〕＋CB・v2・Z-1……(2) で表わされる。但し、Z-2/1＝e-j〓T/2である。この
(2)式から v2／v1＝−C′1（１＋Z1／２）Z-1／CB（１−Z-1）＋
C2Z-1……(3) が得られ、(1)式と比較すると、分母に（１＋
Z1／２）が乗算された形となる。
v2・Z-1〕＋CB・v2・Z-1……(2) で表わされる。但し、Z-2/1＝e-j〓T/2である。この
(2)式から v2／v1＝−C′1（１＋Z1／２）Z-1／CB（１−Z-1）＋
C2Z-1……(3) が得られ、(1)式と比較すると、分母に（１＋
Z1／２）が乗算された形となる。
第４図は減衰特性曲線図であり、曲線Ａは(1)式
の特性を示し、クロツク周波数c及びその整数倍
毎に通過域が生じる。又曲線Ｂは前述の（１＋
Z1／２）の特性を示し、曲線Ｃは(3)式の特性を
示す。即ち曲線Ｃは曲線Ａ，Ｂの特性の合成特性
を示すものとなる。この特性曲線図から判るよう
に、第２図の回路では、2n×c（ｎ＝１，２，…）
毎の通過域を有するものとなり、その周波数帯域
の折返し成分を除去する必要がある。
の特性を示し、クロツク周波数c及びその整数倍
毎に通過域が生じる。又曲線Ｂは前述の（１＋
Z1／２）の特性を示し、曲線Ｃは(3)式の特性を
示す。即ち曲線Ｃは曲線Ａ，Ｂの特性の合成特性
を示すものとなる。この特性曲線図から判るよう
に、第２図の回路では、2n×c（ｎ＝１，２，…）
毎の通過域を有するものとなり、その周波数帯域
の折返し成分を除去する必要がある。
本発明は、簡単な構成によりさらに高域の折返
し成分も除去し得るようにすることを目的とする
ものである。以下実施例について詳細に説明す
る。
し成分も除去し得るようにすることを目的とする
ものである。以下実施例について詳細に説明す
る。
第５図は本発明の実施例の回路図であり、Q3，
Q4，Q11〜Q14はスイツチを構成するトランジス
タ、OPAは演算増幅器、C1，C2，CBはキヤパシ
タ、φ1，φ4はクロツクであつて、第６図に示す
ように、クロツクφ3，φ4は相互に逆位相である
と共に、基本クロツクφ1，φ2の周期Ｔの1/2の周
期のものである。プリフイルタ部のスイツチドキ
ヤパシタC1は第１図のキヤパシタC1に相当する
ものであるが、ブリツジ接続のトランジスタQ11
〜Q14により交互に入力信号v1をサンプリングす
ると共に、サンプリング周期は、基本クロツク
φ1，φ2の周期Ｔの1/2に設定されているものであ
る。
Q4，Q11〜Q14はスイツチを構成するトランジス
タ、OPAは演算増幅器、C1，C2，CBはキヤパシ
タ、φ1，φ4はクロツクであつて、第６図に示す
ように、クロツクφ3，φ4は相互に逆位相である
と共に、基本クロツクφ1，φ2の周期Ｔの1/2の周
期のものである。プリフイルタ部のスイツチドキ
ヤパシタC1は第１図のキヤパシタC1に相当する
ものであるが、ブリツジ接続のトランジスタQ11
〜Q14により交互に入力信号v1をサンプリングす
ると共に、サンプリング周期は、基本クロツク
φ1，φ2の周期Ｔの1/2に設定されているものであ
る。
このクロツクφ3がハイレベルのときトランジ
スタQ11〜Q14がオンとなり、入力信号v1のサンプ
リングが行なわれ、次にクロツクφ4がハイレベ
ルとなると、トランジスタQ12，Q13がオンとな
り、キヤパシタC1の電荷が積分用のキヤパシタ
CBに転送されると共に、入力信号v1のサンプリ
ングが行なわれる。従つて第１図に於けるキヤパ
シタC1の電荷をｑとすると、第５図に於いては、
2qの電荷となる。更に第１図に示す場合の４倍
のサンプリング周波数であるから、単位時間当り
8qとなる。即ち第１図に示す入力部に比較して
第５図に示す本発明の実施例は４倍のレベルの出
力が得られることになる。若し出力レベルを同一
とするならば、キヤパシタの容量を小さくし得る
ことになる。
スタQ11〜Q14がオンとなり、入力信号v1のサンプ
リングが行なわれ、次にクロツクφ4がハイレベ
ルとなると、トランジスタQ12，Q13がオンとな
り、キヤパシタC1の電荷が積分用のキヤパシタ
CBに転送されると共に、入力信号v1のサンプリ
ングが行なわれる。従つて第１図に於けるキヤパ
シタC1の電荷をｑとすると、第５図に於いては、
2qの電荷となる。更に第１図に示す場合の４倍
のサンプリング周波数であるから、単位時間当り
8qとなる。即ち第１図に示す入力部に比較して
第５図に示す本発明の実施例は４倍のレベルの出
力が得られることになる。若し出力レベルを同一
とするならば、キヤパシタの容量を小さくし得る
ことになる。
入力信号v1と出力信号v2との関係は、
CB・v2＝C1・v1（Z-1＋2Z-3/4＋2Z-2/4＋2Z-1/4＋１
）−Z-1・C2・v2＋CB・v2・Z-1……(4) となる。従つて v2／v1＝C1（Z-1＋2Z-3/4＋2Z-2/4＋2Z-1/4＋１）／CB
（１−Z-1）＋C2・Z-1＝C1（１＋Z-1/4）2（１＋Z-1/2
）／CB（１−Z-1）＋C2・Z-1……(5) となる。この(5)式中の（１＋Z-1/2）は、（2n−
１）cに極を有し、（１＋Z-1/4）は更に２（2n−
１）cに極を有する特性を示すものである。従つ
て（2n−１）c及び２（2n−１）cごとの折返し
成分を除去できる。なおクロツクφ3，φ4の周波
数を更に高くすることにより、更に高域の折返し
成分を除去することもできる。
）−Z-1・C2・v2＋CB・v2・Z-1……(4) となる。従つて v2／v1＝C1（Z-1＋2Z-3/4＋2Z-2/4＋2Z-1/4＋１）／CB
（１−Z-1）＋C2・Z-1＝C1（１＋Z-1/4）2（１＋Z-1/2
）／CB（１−Z-1）＋C2・Z-1……(5) となる。この(5)式中の（１＋Z-1/2）は、（2n−
１）cに極を有し、（１＋Z-1/4）は更に２（2n−
１）cに極を有する特性を示すものである。従つ
て（2n−１）c及び２（2n−１）cごとの折返し
成分を除去できる。なおクロツクφ3，φ4の周波
数を更に高くすることにより、更に高域の折返し
成分を除去することもできる。
以上説明したように、本発明は、演算増幅器
OPAの正入力端子＋を接地し、負入力端子−と
出力端子との間に、積分用キヤパシタCBと、ト
ランジスタQ3，Q4からなるスイツチを介して帰
還用のキヤパシタC2とを接続し、そのスイツチ
を基本クロツクφ1，φ2により動作させ、又演算
増幅器OPAの負入力端子−と信号の入力端子と
の間に、キヤパシタC1を対向辺間に接続したブ
リツジ接続のトランジスタQ11〜Q14からなるス
イツチを接続し、同一の対向辺（トランジスタ
Q11，Q14）と異なる対向辺（トランジスタQ12，
Q13）とが交互にオンとなるように、基本クロツ
クφ1，φ2の整数倍のクロツクφ3，φ4により動作
させて、入力信号をサンプリングし、サンプリン
グした電荷を積分用のキヤパシタCBへ転送する
ものであり、第２図に示す従来例に比較して入力
部のキヤパシタC1は１個で済むから簡単な構成
となる。又従来例のプリフイルタより更に高域の
折返し成分を容易に除去できる利点がある。
OPAの正入力端子＋を接地し、負入力端子−と
出力端子との間に、積分用キヤパシタCBと、ト
ランジスタQ3，Q4からなるスイツチを介して帰
還用のキヤパシタC2とを接続し、そのスイツチ
を基本クロツクφ1，φ2により動作させ、又演算
増幅器OPAの負入力端子−と信号の入力端子と
の間に、キヤパシタC1を対向辺間に接続したブ
リツジ接続のトランジスタQ11〜Q14からなるス
イツチを接続し、同一の対向辺（トランジスタ
Q11，Q14）と異なる対向辺（トランジスタQ12，
Q13）とが交互にオンとなるように、基本クロツ
クφ1，φ2の整数倍のクロツクφ3，φ4により動作
させて、入力信号をサンプリングし、サンプリン
グした電荷を積分用のキヤパシタCBへ転送する
ものであり、第２図に示す従来例に比較して入力
部のキヤパシタC1は１個で済むから簡単な構成
となる。又従来例のプリフイルタより更に高域の
折返し成分を容易に除去できる利点がある。
第１図は従来のスイツチドキヤパシタフイルタ
の入力部、第２図は先に提案されたスイツチドキ
ヤパシタプリフイルタ、第３図はクロツクの説明
図、第４図は減衰特性曲線図、第５図は本発明の
実施例のスイツチドキヤパシタプリフイルタ、第
６図はクロツクの説明図を示すものである。 Q1〜Q7，Q11〜Q14はスイツチを構成するトラ
ンジスタ、OPAは演算増幅器、C1〜C4，CBはキ
ヤパシタ、φ1〜φ4はクロツクである。
の入力部、第２図は先に提案されたスイツチドキ
ヤパシタプリフイルタ、第３図はクロツクの説明
図、第４図は減衰特性曲線図、第５図は本発明の
実施例のスイツチドキヤパシタプリフイルタ、第
６図はクロツクの説明図を示すものである。 Q1〜Q7，Q11〜Q14はスイツチを構成するトラ
ンジスタ、OPAは演算増幅器、C1〜C4，CBはキ
ヤパシタ、φ1〜φ4はクロツクである。
Claims (1)
- １ 正入力端子を接地し、負入力端子と出力端子
との間に、積分用のキヤパシタ及び基本クロツク
で動作するスイツチを介して帰還用のキヤパシタ
を接続した演算増幅器と、該演算増幅器の負入力
端子と信号の入力端子との間に接続し、前記基本
クロツクの整数倍のクロツクにより同一の対向辺
と異なる対向辺とが交互にオンとなるブリツジ接
続のスイツチと、該ブリツジ接続のスイツチによ
り入力信号をサンプリングするキヤパシタとを備
えたことを特徴とするスイツチドキヤパシタプリ
フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18318480A JPS57106216A (en) | 1980-12-24 | 1980-12-24 | Switched capacitor filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18318480A JPS57106216A (en) | 1980-12-24 | 1980-12-24 | Switched capacitor filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106216A JPS57106216A (en) | 1982-07-02 |
| JPS639683B2 true JPS639683B2 (ja) | 1988-03-01 |
Family
ID=16131233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18318480A Granted JPS57106216A (en) | 1980-12-24 | 1980-12-24 | Switched capacitor filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106216A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11569070B2 (en) | 2017-06-27 | 2023-01-31 | Canon Anelva Corporation | Plasma processing apparatus |
| US11600466B2 (en) | 2018-06-26 | 2023-03-07 | Canon Anelva Corporation | Plasma processing apparatus, plasma processing method, and memory medium |
| US11600469B2 (en) | 2017-06-27 | 2023-03-07 | Canon Anelva Corporation | Plasma processing apparatus |
| US11626270B2 (en) | 2017-06-27 | 2023-04-11 | Canon Anelva Corporation | Plasma processing apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671194B2 (ja) * | 1982-12-28 | 1994-09-07 | 株式会社東芝 | スイツチド・キヤパシタ・フイルタ |
| CA1233890A (en) * | 1985-05-27 | 1988-03-08 | Peter Gillingham | Decimating filter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS55137715A (en) * | 1979-04-13 | 1980-10-27 | Nec Corp | Switched capacitor filter |
-
1980
- 1980-12-24 JP JP18318480A patent/JPS57106216A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS55137715A (en) * | 1979-04-13 | 1980-10-27 | Nec Corp | Switched capacitor filter |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11569070B2 (en) | 2017-06-27 | 2023-01-31 | Canon Anelva Corporation | Plasma processing apparatus |
| US11600469B2 (en) | 2017-06-27 | 2023-03-07 | Canon Anelva Corporation | Plasma processing apparatus |
| US11626270B2 (en) | 2017-06-27 | 2023-04-11 | Canon Anelva Corporation | Plasma processing apparatus |
| US11756773B2 (en) | 2017-06-27 | 2023-09-12 | Canon Anelva Corporation | Plasma processing apparatus |
| US11784030B2 (en) | 2017-06-27 | 2023-10-10 | Canon Anelva Corporation | Plasma processing apparatus |
| US11600466B2 (en) | 2018-06-26 | 2023-03-07 | Canon Anelva Corporation | Plasma processing apparatus, plasma processing method, and memory medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106216A (en) | 1982-07-02 |
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