JPH035684B2 - - Google Patents
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- Publication number
- JPH035684B2 JPH035684B2 JP3322683A JP3322683A JPH035684B2 JP H035684 B2 JPH035684 B2 JP H035684B2 JP 3322683 A JP3322683 A JP 3322683A JP 3322683 A JP3322683 A JP 3322683A JP H035684 B2 JPH035684 B2 JP H035684B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- switched capacitor
- integrator
- switch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 54
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はスイツチドキヤパシタ積分器に関する
ものである。
ものである。
従来、スイツチドキヤパシタ積分器はSCF
（Switched Capacitor Filter）に応用されている
様にフイルター特性を持たせるため損失
（LOSS）特性を有しているものが多い。この場
合、積分キヤパシタの値が大きく入力キヤパシタ
の値は小さい。２段縦続接続した場合、次段のス
イツチドキヤパシタ積分器の入力キヤパシタの値
も小さいため前段のスイツチドキヤパシタ積分器
のアンプの負荷としては前段スイツチドキヤパシ
タ積分器自身の積分キヤパシタの値で決定されセ
ツトリング時及びホールド時の負荷の変動は少な
く安定してスイツチドキヤパシタ積分動作が得ら
れていた。
（Switched Capacitor Filter）に応用されている
様にフイルター特性を持たせるため損失
（LOSS）特性を有しているものが多い。この場
合、積分キヤパシタの値が大きく入力キヤパシタ
の値は小さい。２段縦続接続した場合、次段のス
イツチドキヤパシタ積分器の入力キヤパシタの値
も小さいため前段のスイツチドキヤパシタ積分器
のアンプの負荷としては前段スイツチドキヤパシ
タ積分器自身の積分キヤパシタの値で決定されセ
ツトリング時及びホールド時の負荷の変動は少な
く安定してスイツチドキヤパシタ積分動作が得ら
れていた。
しかし、利得（Gain）特性を持たせようとす
ると積分キヤパシタを小さく入力キヤパシタを大
きくする構成をとる。スイツチドキヤパシタ積分
器を２段縦続接続した場合、２段目のスイツチド
キヤパシタ積分器の入力キヤパシタが大きいこと
により１段目のスイツチドキヤパシタ積分器のセ
ツトリング時とホールド時の負荷変動は入力キヤ
パシタが大きいため変動量が大きく安定した負荷
条件とは成り難い。そのため、スイツチドキヤパ
シタ積分器の動作は不安定なものになる欠点を有
していた。
ると積分キヤパシタを小さく入力キヤパシタを大
きくする構成をとる。スイツチドキヤパシタ積分
器を２段縦続接続した場合、２段目のスイツチド
キヤパシタ積分器の入力キヤパシタが大きいこと
により１段目のスイツチドキヤパシタ積分器のセ
ツトリング時とホールド時の負荷変動は入力キヤ
パシタが大きいため変動量が大きく安定した負荷
条件とは成り難い。そのため、スイツチドキヤパ
シタ積分器の動作は不安定なものになる欠点を有
していた。
本発明はスイツチドキヤパシタ積分器の出力端
子にセツトリング時のみに次段スイツチドキヤパ
シタ積分器の入力キヤパシタと等価なキヤパシタ
が付く回路を付加することにより上記欠点を除去
し常に安定した負荷条件のもとにスイツチドキヤ
パシタ積分動作を保証することを目的としたもの
である。
子にセツトリング時のみに次段スイツチドキヤパ
シタ積分器の入力キヤパシタと等価なキヤパシタ
が付く回路を付加することにより上記欠点を除去
し常に安定した負荷条件のもとにスイツチドキヤ
パシタ積分動作を保証することを目的としたもの
である。
本発明はスイツチドキヤパシタ積分器の出力端
子にクロツク信号により制御されるスイツチと該
スイツチと接地間にキヤパシタを接続する構成を
とる。
子にクロツク信号により制御されるスイツチと該
スイツチと接地間にキヤパシタを接続する構成を
とる。
該スイツチは次段スイツチドキヤパシタ積分器
の入力部に付くスイツチと反対のオンオフ動作を
させ、また、該スイツチと接地間に付くキヤパシ
タは次段スイツチドキヤパシタ積分器の入力キヤ
パシタの値と等価することにより、セツトリング
時にもホールド値と同等の負荷が付くことになり
常に負荷条件は安定となる。
の入力部に付くスイツチと反対のオンオフ動作を
させ、また、該スイツチと接地間に付くキヤパシ
タは次段スイツチドキヤパシタ積分器の入力キヤ
パシタの値と等価することにより、セツトリング
時にもホールド値と同等の負荷が付くことになり
常に負荷条件は安定となる。
次に本発明実施例を図面を用いて説明する。第
１図に本発明実施例の構成図、第２図にスイツチ
のオンオフを制御するクロツクのタイムチヤート
を示す。
１図に本発明実施例の構成図、第２図にスイツチ
のオンオフを制御するクロツクのタイムチヤート
を示す。
第１図において１，２はスイツチドキヤパシタ
積分器、Ｓ１１，Ｓ２１はクロツクＡによりオン
オフ制御されるスイツチ、Ｓ１２，Ｓ２２，Ｓ３
２はクロツクＢによりオンオフ制御されるスイツ
チ、Ａ１，Ａ２はオペアンプ、Ｃ１１，Ｃ２１は
スイツチドキヤパシタ積分器１，２の入力キヤパ
シタ、Ｃ１２，Ｃ２２は同じく積分キヤパシタ、
Ｃ３２はＣ２１と等価なキヤパシタを示す。
積分器、Ｓ１１，Ｓ２１はクロツクＡによりオン
オフ制御されるスイツチ、Ｓ１２，Ｓ２２，Ｓ３
２はクロツクＢによりオンオフ制御されるスイツ
チ、Ａ１，Ａ２はオペアンプ、Ｃ１１，Ｃ２１は
スイツチドキヤパシタ積分器１，２の入力キヤパ
シタ、Ｃ１２，Ｃ２２は同じく積分キヤパシタ、
Ｃ３２はＣ２１と等価なキヤパシタを示す。
第２図のタイムキヤートはスイツチドキヤパシ
タ積分器１，２を動作させるための互いに重なり
合いのない２相クロツクを示す。第１図において
スイツチドキヤパシタ積分器１のセツトリング時
にはクロツクＢによりＳ１２，Ｓ３２，Ｓ２２が
導通状態となる。従つてオペアンプＡ１の出力負
荷としてはＣ１２＋Ｃ３２となる。次にホールド
時にはクロツクＡによりＳ１１，Ｓ２１が導通状
態となる。従つてオペアンプＡ１の出力負荷とし
てはＣ１２＋Ｃ２１となる。ここでＣ３２とＣ２
１とは等価であることからセツトリング時及びホ
ールド時いずれの場合にもＣ１２＋Ｃ３２（＝Ｃ
２１）が出力負荷となる常に安定した負荷条件と
なる。
タ積分器１，２を動作させるための互いに重なり
合いのない２相クロツクを示す。第１図において
スイツチドキヤパシタ積分器１のセツトリング時
にはクロツクＢによりＳ１２，Ｓ３２，Ｓ２２が
導通状態となる。従つてオペアンプＡ１の出力負
荷としてはＣ１２＋Ｃ３２となる。次にホールド
時にはクロツクＡによりＳ１１，Ｓ２１が導通状
態となる。従つてオペアンプＡ１の出力負荷とし
てはＣ１２＋Ｃ２１となる。ここでＣ３２とＣ２
１とは等価であることからセツトリング時及びホ
ールド時いずれの場合にもＣ１２＋Ｃ３２（＝Ｃ
２１）が出力負荷となる常に安定した負荷条件と
なる。
本発明は以上説明したようにスイツチドキヤパ
シタ積分器の出力端子にクロツク信号で制御され
るスイツチと該スイツチと接地間に付くキヤパシ
タから成る負荷回路を有する構成をとることによ
り、常に安定した負荷条件のもとにスイツチドキ
ヤパシタ積分器の動作を保証する効果がある。
シタ積分器の出力端子にクロツク信号で制御され
るスイツチと該スイツチと接地間に付くキヤパシ
タから成る負荷回路を有する構成をとることによ
り、常に安定した負荷条件のもとにスイツチドキ
ヤパシタ積分器の動作を保証する効果がある。
第１図は本発明の一実施例回路、第２図は制御
クロツクチヤートである。 なお図において、１，２……スイツチドキヤパ
シタ積分器、Ａ１，Ａ２……オペアンプ、Ｓ１
１，Ｓ２１……クロツクＡにより制御されるスイ
ツチ、Ｓ１２，Ｓ２２，Ｓ３２……クロツクＢに
より制御されるスイツチ、Ｃ１１，Ｃ２１……ス
イツチドキヤパシタ積分器の入力キヤパシタ、Ｃ
１２，Ｃ２２……スイツチドキヤパシタ積分器の
積分キヤパシタ、Ｃ３２……Ｃ２１と等価なキヤ
パシタ、クロツクＡ、クロツクＢ……互いに重な
り合いのない２相クロツク、である。
クロツクチヤートである。 なお図において、１，２……スイツチドキヤパ
シタ積分器、Ａ１，Ａ２……オペアンプ、Ｓ１
１，Ｓ２１……クロツクＡにより制御されるスイ
ツチ、Ｓ１２，Ｓ２２，Ｓ３２……クロツクＢに
より制御されるスイツチ、Ｃ１１，Ｃ２１……ス
イツチドキヤパシタ積分器の入力キヤパシタ、Ｃ
１２，Ｃ２２……スイツチドキヤパシタ積分器の
積分キヤパシタ、Ｃ３２……Ｃ２１と等価なキヤ
パシタ、クロツクＡ、クロツクＢ……互いに重な
り合いのない２相クロツク、である。
Claims (1)
- １ 縦続接続された二つのスイツチドキヤパシタ
積分器と、これらスイツチドキヤパシタ積分器の
接続点と接地との間に直列に接続されたスイツチ
およびキヤパシタとを備え、前記スイツチは次段
のスイツチドキヤパシタ積分器の入力スイツチと
反対のオン、オフ動作をし、前記キヤパシタは前
記次段のスイツチドキヤパシタ積分器の入力キヤ
パシタと同一の容量を有することを特徴とするス
イツチドキヤパシタ積分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322683A JPS59158616A (ja) | 1983-03-01 | 1983-03-01 | スイツチドキヤパシタ積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322683A JPS59158616A (ja) | 1983-03-01 | 1983-03-01 | スイツチドキヤパシタ積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158616A JPS59158616A (ja) | 1984-09-08 |
| JPH035684B2 true JPH035684B2 (ja) | 1991-01-28 |
Family
ID=12380536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3322683A Granted JPS59158616A (ja) | 1983-03-01 | 1983-03-01 | スイツチドキヤパシタ積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158616A (ja) |
-
1983
- 1983-03-01 JP JP3322683A patent/JPS59158616A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158616A (ja) | 1984-09-08 |
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