JPH08221503A - 内積演算器 - Google Patents
内積演算器Info
- Publication number
- JPH08221503A JPH08221503A JP7025537A JP2553795A JPH08221503A JP H08221503 A JPH08221503 A JP H08221503A JP 7025537 A JP7025537 A JP 7025537A JP 2553795 A JP2553795 A JP 2553795A JP H08221503 A JPH08221503 A JP H08221503A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input
- coefficient
- inner product
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 66
- 230000003321 amplification Effects 0.000 claims abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 17
- 239000013598 vector Substances 0.000 claims description 38
- 230000008878 coupling Effects 0.000 claims description 29
- 238000010168 coupling process Methods 0.000 claims description 29
- 238000005859 coupling reaction Methods 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 13
- 101000812677 Homo sapiens Nucleotide pyrophosphatase Proteins 0.000 description 4
- 102100039306 Nucleotide pyrophosphatase Human genes 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
- G06J1/005—Hybrid computing arrangements for correlation; for convolution; for Z or Fourier Transform
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 回路規模や消費電力の増大がなく、精度の高
い演算結果を得る。 【構成】 ｎ次元係数ベクトルの各係数の絶対値と比例
する値のキャパシタンス容量値を作り出すキャパシター
アレーと、それらのキャパシターにかける電圧値を制御
するスイッチと、一つのオペアンプを用いた回路によ
り、負係数に対応する入力電圧Ｖ’1〜Ｖ’nはオペアン
プ３１がフォロワー結合状態のときにキャパシターＣ’
1〜Ｃ’nに接続し、正係数に対応する入力電圧Ｖ1〜Ｖm
はオペアンプ３１が反転増幅結合状態のときにキャパシ
ターＣ1〜Ｃmに接続するような動作とすることにより、
正負の係数が混合した係数ベクトルと入力電圧ベクトル
の内積を可能にする。また、正係数に対応した入力電圧
値をオペアンプ３１に入力するタイミングに同期してオ
ペアンプ３１の入力側にキャパシターＣ0を介して基準
電圧Ｖref成分を帰還させることで入力オフセットによ
る演算誤差の補正ができる。
い演算結果を得る。 【構成】 ｎ次元係数ベクトルの各係数の絶対値と比例
する値のキャパシタンス容量値を作り出すキャパシター
アレーと、それらのキャパシターにかける電圧値を制御
するスイッチと、一つのオペアンプを用いた回路によ
り、負係数に対応する入力電圧Ｖ’1〜Ｖ’nはオペアン
プ３１がフォロワー結合状態のときにキャパシターＣ’
1〜Ｃ’nに接続し、正係数に対応する入力電圧Ｖ1〜Ｖm
はオペアンプ３１が反転増幅結合状態のときにキャパシ
ターＣ1〜Ｃmに接続するような動作とすることにより、
正負の係数が混合した係数ベクトルと入力電圧ベクトル
の内積を可能にする。また、正係数に対応した入力電圧
値をオペアンプ３１に入力するタイミングに同期してオ
ペアンプ３１の入力側にキャパシターＣ0を介して基準
電圧Ｖref成分を帰還させることで入力オフセットによ
る演算誤差の補正ができる。
Description
【０００１】
【産業上の利用分野】本発明は、画像圧縮処理などに用
いられ、複数のアナログ電圧値を成分とするｎ次元入力
ベクトルと、ｎ次元係数ベクトルとの内積値を、スイッ
チドキャパシターを利用したアナログ回路により計算す
る内積演算器に関する。
いられ、複数のアナログ電圧値を成分とするｎ次元入力
ベクトルと、ｎ次元係数ベクトルとの内積値を、スイッ
チドキャパシターを利用したアナログ回路により計算す
る内積演算器に関する。
【０００２】
【従来の技術】従来、複数のアナログ電圧値を成分とす
るｎ次元入力ベクトルと、ｎ次元係数ベクトルとの内積
値を、スイッチドキャパシターを利用したアナログ回路
により計算する回路としては、例えば、文献「Roubik G
regorian and Gabor C.Temes,“Analog MOS Integrated
Circuits for Signal Processing,"1986,John Wily &S
ons,pp413,Figure 6.3.」に示されているような回路が
知られていた。
るｎ次元入力ベクトルと、ｎ次元係数ベクトルとの内積
値を、スイッチドキャパシターを利用したアナログ回路
により計算する回路としては、例えば、文献「Roubik G
regorian and Gabor C.Temes,“Analog MOS Integrated
Circuits for Signal Processing,"1986,John Wily &S
ons,pp413,Figure 6.3.」に示されているような回路が
知られていた。
【０００３】この方式の基本原理を図６を用いて説明す
る。
る。
【０００４】図６は、スイッチドキャパシターと演算増
幅器を用いた積和演算のための従来の内積演算器の基本
回路図である。
幅器を用いた積和演算のための従来の内積演算器の基本
回路図である。
【０００５】図６において、演算増幅器（以下オペアン
プという）１１の＋側入力端子には、基準電圧源Ｖref
が接続されている。また、このオペアンプ１１の負帰還
選択回路としてキャパシターＣ0とスイッチＳＷaの並列
回路で構成されている。このスイッチＳＷaは、コント
ロール信号φ2が“ＨＩＧＨ”のとき“ＯＮ”になって
オペアンプ１１をフォロワー結合状態とし、また、コン
トロール信号φ2が“ＬＯＷ”のとき“ＯＦＦ”になっ
てオペアンプ１１を反転増幅結合状態とする。
プという）１１の＋側入力端子には、基準電圧源Ｖref
が接続されている。また、このオペアンプ１１の負帰還
選択回路としてキャパシターＣ0とスイッチＳＷaの並列
回路で構成されている。このスイッチＳＷaは、コント
ロール信号φ2が“ＨＩＧＨ”のとき“ＯＮ”になって
オペアンプ１１をフォロワー結合状態とし、また、コン
トロール信号φ2が“ＬＯＷ”のとき“ＯＦＦ”になっ
てオペアンプ１１を反転増幅結合状態とする。
【０００６】また、スイッチＳＷ1とキャパシターＣ1の
直列回路，...，スイッチＳＷmとキャパシターＣmの直
列回路の並列回路の接続点Ａは、オペアンプ１１の−側
入力端子と負帰還選択回路との接続点に接続されてい
る。これらスイッチＳＷ1，...,スイッチSWmのＬ端子はそれ
ぞれ、入力電圧Ｖ1，Ｖ2，...，Ｖmにそれぞれ接続され
ており、また、そのＨ端子はそれぞれ基準電圧源Ｖref
にそれぞれ接続されている。また、これらスイッチＳＷ
1，...，ＳＷmは、共通のコントロール信号φ1によりコ
ントロールされる２対１の切替えスイッチであり、コン
トロール信号φ1が“ＨＩＧＨ”のときは端子“Ｏ”と
“Ｈ”が導通し、また、コントロール信号φ1が“ＬＯ
Ｗ”のときは端子“Ｏ”と“Ｌ”が導通する。
直列回路，...，スイッチＳＷmとキャパシターＣmの直
列回路の並列回路の接続点Ａは、オペアンプ１１の−側
入力端子と負帰還選択回路との接続点に接続されてい
る。これらスイッチＳＷ1，...,スイッチSWmのＬ端子はそれ
ぞれ、入力電圧Ｖ1，Ｖ2，...，Ｖmにそれぞれ接続され
ており、また、そのＨ端子はそれぞれ基準電圧源Ｖref
にそれぞれ接続されている。また、これらスイッチＳＷ
1，...，ＳＷmは、共通のコントロール信号φ1によりコ
ントロールされる２対１の切替えスイッチであり、コン
トロール信号φ1が“ＨＩＧＨ”のときは端子“Ｏ”と
“Ｈ”が導通し、また、コントロール信号φ1が“ＬＯ
Ｗ”のときは端子“Ｏ”と“Ｌ”が導通する。
【０００７】上記構成により、以下、その動作を説明す
る。
る。
【０００８】図７は、スイッチコントロール信号φ1、
φ2と出力信号Ｖ0のタイミングを示す波形図である。
φ2と出力信号Ｖ0のタイミングを示す波形図である。
【０００９】このコントロール信号φ1、φ2は、図７に
示すようにコントロールされており、まず、各サイクル
の前半Ｔ／２の期間においては、コントロール信号
φ1、φ2が共に“ＨＩＧＨ”になり、このとき、キャパ
シターＣ0，Ｃ1，...，Ｃmにそれぞれかかる電圧は基準
電圧Ｖrefであり、オペアンプ１１はフォロワー結合で
２つの入力端子は共に基準電圧Ｖrefであるから、Ａ点
における電圧はすべて近似的に０になるため、これらの
キャパシターＣ0，Ｃ1，...，ＣmのＡ点側に誘導される
電荷の総量も０になる。次に、コントロール信号φ2が
“ＬＯＷ”になると、Ａ点はフローティングノードとな
るため、Ａ点側に誘導される電荷の総量は０のままに保
持される。その後、コントロール信号φ1が“ＬＯＷ”
になると、キャパシターＣ1，Ｃ2，...，Ｃm（同じ記号
をそのキャパシターのキャパシタンスを表す場合にも用
いるものとする）の一端はそれぞれ入力電圧Ｖ1，
Ｖ2，...，Ｖmにそれぞれ接続されるため、それらのキ
ャパシターＣ1，Ｃ2，...，ＣmのＡ点側には、下記の
（数１）の電荷が誘導されることになる。
示すようにコントロールされており、まず、各サイクル
の前半Ｔ／２の期間においては、コントロール信号
φ1、φ2が共に“ＨＩＧＨ”になり、このとき、キャパ
シターＣ0，Ｃ1，...，Ｃmにそれぞれかかる電圧は基準
電圧Ｖrefであり、オペアンプ１１はフォロワー結合で
２つの入力端子は共に基準電圧Ｖrefであるから、Ａ点
における電圧はすべて近似的に０になるため、これらの
キャパシターＣ0，Ｃ1，...，ＣmのＡ点側に誘導される
電荷の総量も０になる。次に、コントロール信号φ2が
“ＬＯＷ”になると、Ａ点はフローティングノードとな
るため、Ａ点側に誘導される電荷の総量は０のままに保
持される。その後、コントロール信号φ1が“ＬＯＷ”
になると、キャパシターＣ1，Ｃ2，...，Ｃm（同じ記号
をそのキャパシターのキャパシタンスを表す場合にも用
いるものとする）の一端はそれぞれ入力電圧Ｖ1，
Ｖ2，...，Ｖmにそれぞれ接続されるため、それらのキ
ャパシターＣ1，Ｃ2，...，ＣmのＡ点側には、下記の
（数１）の電荷が誘導されることになる。
【００１０】
【数１】
【００１１】この電荷が、キャパシターＣ0によって誘
導される電荷とつり合うため、下記の（数２）という等
式が成立する。
導される電荷とつり合うため、下記の（数２）という等
式が成立する。
【００１２】
【数２】
【００１３】これを、出力電圧Ｖ0について解くと、下
記の（数３）が得られる。
記の（数３）が得られる。
【００１４】
【数３】
【００１５】したがって、係数ベクトルの係数がすべて
負であれば、キャパシタンスＣiとキャパシタンスＣ0の
比Ｃi／Ｃ0を係数ベクトルの係数値に取ることにより、
所望の内積が計算できることになる。
負であれば、キャパシタンスＣiとキャパシタンスＣ0の
比Ｃi／Ｃ0を係数ベクトルの係数値に取ることにより、
所望の内積が計算できることになる。
【００１６】このように、オペアンプ１１の負帰還選択
回路により、オペアンプ１１をフォロワー結合にした状
態で、−側入力端子である反転入力端子の電荷を０に
し、次に、オペアンプ１１を反転増幅結合にした状態で
入力電圧Ｖ1，Ｖ2，...，Ｖmをかけ演算出力を取り出し
ている。例えば画像圧縮処理などの場合に、この演算結
果を用いて、画像入力パターンとの演算結果である内積
値がもっとも大きいものが画像入力パターンと最も近い
パターンであると認識している。
回路により、オペアンプ１１をフォロワー結合にした状
態で、−側入力端子である反転入力端子の電荷を０に
し、次に、オペアンプ１１を反転増幅結合にした状態で
入力電圧Ｖ1，Ｖ2，...，Ｖmをかけ演算出力を取り出し
ている。例えば画像圧縮処理などの場合に、この演算結
果を用いて、画像入力パターンとの演算結果である内積
値がもっとも大きいものが画像入力パターンと最も近い
パターンであると認識している。
【００１７】
【発明が解決しようとする課題】従来のスイッチドキャ
パシター演算回路よりなる内積演算器では、オペアンプ
をフォロワー結合にした状態で入力電圧をかけ、次に、
反転増幅結合にした状態で演算出力を取り出すか、また
は、図６で示したようにオペアンプをフォロワー結合に
した状態で反転入力端子の電荷を０にし、次に、オペア
ンプを反転増幅結合にした状態で入力電圧をかけ演算出
力を取り出すかのどちらかであった。前者の場合、正係
数との内積が計算され、また、後者の場合、負係数との
内積が計算されていた。
パシター演算回路よりなる内積演算器では、オペアンプ
をフォロワー結合にした状態で入力電圧をかけ、次に、
反転増幅結合にした状態で演算出力を取り出すか、また
は、図６で示したようにオペアンプをフォロワー結合に
した状態で反転入力端子の電荷を０にし、次に、オペア
ンプを反転増幅結合にした状態で入力電圧をかけ演算出
力を取り出すかのどちらかであった。前者の場合、正係
数との内積が計算され、また、後者の場合、負係数との
内積が計算されていた。
【００１８】このような従来のスイッチドキャパシター
演算回路では、定符号係数のベクトルとの内積しか計算
できず、正負係数の混在する係数ベクトルと入力電圧ベ
クトルとの内積を計算するためには、スイッチドキャパ
シターとオペアンプの組みを、正係数との内積の場合
と、負係数との内積の場合との２つ用い、それらを加算
することが必要であった。この場合、多数の内積演算器
を用いる画像圧縮装置などにおいて、回路が複雑になる
だけではなく、その回路規模や消費電力が増大してい
た。
演算回路では、定符号係数のベクトルとの内積しか計算
できず、正負係数の混在する係数ベクトルと入力電圧ベ
クトルとの内積を計算するためには、スイッチドキャパ
シターとオペアンプの組みを、正係数との内積の場合
と、負係数との内積の場合との２つ用い、それらを加算
することが必要であった。この場合、多数の内積演算器
を用いる画像圧縮装置などにおいて、回路が複雑になる
だけではなく、その回路規模や消費電力が増大してい
た。
【００１９】また、図６に示した回路で用いているオペ
アンプ１１の入力オフセットをＶof fsetとすると、上記
（数３）で与えられるとしていた出力電圧Ｖ0は、下記
の（数４）となり、オフセット電圧に起因する誤差が問
題になっていた。
アンプ１１の入力オフセットをＶof fsetとすると、上記
（数３）で与えられるとしていた出力電圧Ｖ0は、下記
の（数４）となり、オフセット電圧に起因する誤差が問
題になっていた。
【００２０】
【数４】
【００２１】本発明は、上記従来の問題を解決するもの
で、正負係数の混在する係数ベクトルと入力電圧ベクト
ルとの内積を演算する場合に、回路を複雑にすることな
く、回路規模や消費電力の増大をなくすことができ、入
力オフセットの演算結果への影響をなくすことができる
内積演算器を提供することを目的とする。
で、正負係数の混在する係数ベクトルと入力電圧ベクト
ルとの内積を演算する場合に、回路を複雑にすることな
く、回路規模や消費電力の増大をなくすことができ、入
力オフセットの演算結果への影響をなくすことができる
内積演算器を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の内積演算器は、
ｎ個の入力電圧値を成分とするｎ次元入力ベクトルと、
符号付きのアナログ値係数ｎ個で作られたｎ次元係数ベ
クトルとの内積値を計算する内積演算器において、オペ
アンプと、該オペアンプをフォロワー結合と反転増幅結
合に切り替える帰還選択部と、該ｎ次元係数ベクトルの
各係数の絶対値と比例する値のキャパシタンス容量値を
作り出して該オペアンプに入力するキャパシターアレー
と、該正係数に対応した入力電圧値は該オペアンプが該
フォロワー結合状態のときに該キャパシターアレーに接
続させ、さらに、該負係数に対応した入力電圧値は該オ
ペアンプが該反転増幅結合状態のときに該キャパシター
アレーに接続させるように制御する制御部とを有するも
のであり、そのことにより上記目的が達成される。
ｎ個の入力電圧値を成分とするｎ次元入力ベクトルと、
符号付きのアナログ値係数ｎ個で作られたｎ次元係数ベ
クトルとの内積値を計算する内積演算器において、オペ
アンプと、該オペアンプをフォロワー結合と反転増幅結
合に切り替える帰還選択部と、該ｎ次元係数ベクトルの
各係数の絶対値と比例する値のキャパシタンス容量値を
作り出して該オペアンプに入力するキャパシターアレー
と、該正係数に対応した入力電圧値は該オペアンプが該
フォロワー結合状態のときに該キャパシターアレーに接
続させ、さらに、該負係数に対応した入力電圧値は該オ
ペアンプが該反転増幅結合状態のときに該キャパシター
アレーに接続させるように制御する制御部とを有するも
のであり、そのことにより上記目的が達成される。
【００２３】また、本発明の内積演算器は、ｎ個の入力
電圧値を成分とするｎ次元入力ベクトルと、プログラム
可能な符号付きディジタル値係数ｎ個で作られたｎ次元
係数ベクトルとの内積値を計算する内積演算器におい
て、オペアンプと、該オペアンプをフォロワー結合と反
転増幅結合に切り替える帰還選択部と、該ｎ次元係数ベ
クトルの各係数の絶対値と比例する値のキャパシタンス
容量値を作り出して該オペアンプに入力するプログラマ
ブルキャパシターアレーと、該正係数に対応した入力電
圧値は該オペアンプが該フォロワー結合状態のときに該
オペアンプに入力し、さらに、該負係数に対応した入力
電圧値は該オペアンプが該反転増幅結合状態のときに該
オペアンプに入力するように制御する制御部とを有する
ものであり、そのことにより上記目的が達成される。
電圧値を成分とするｎ次元入力ベクトルと、プログラム
可能な符号付きディジタル値係数ｎ個で作られたｎ次元
係数ベクトルとの内積値を計算する内積演算器におい
て、オペアンプと、該オペアンプをフォロワー結合と反
転増幅結合に切り替える帰還選択部と、該ｎ次元係数ベ
クトルの各係数の絶対値と比例する値のキャパシタンス
容量値を作り出して該オペアンプに入力するプログラマ
ブルキャパシターアレーと、該正係数に対応した入力電
圧値は該オペアンプが該フォロワー結合状態のときに該
オペアンプに入力し、さらに、該負係数に対応した入力
電圧値は該オペアンプが該反転増幅結合状態のときに該
オペアンプに入力するように制御する制御部とを有する
ものであり、そのことにより上記目的が達成される。
【００２４】さらに、好ましくは、本発明の内積演算器
における帰還選択部は、正係数に対応した入力電圧値が
オペアンプに入力するタイミングに同期してオペアンプ
の入力側にキャパシターを介して基準電圧成分を帰還し
て該入力側の基準電圧成分をキャンセルするように制御
される。
における帰還選択部は、正係数に対応した入力電圧値が
オペアンプに入力するタイミングに同期してオペアンプ
の入力側にキャパシターを介して基準電圧成分を帰還し
て該入力側の基準電圧成分をキャンセルするように制御
される。
【００２５】
【作用】本発明においては、負係数に対応する入力電圧
はオペアンプがフォロワー結合状態のときにキャパシタ
ーに接続し、正係数に対応する入力電圧はオペアンプが
反転増幅結合状態のときにキャパシターに接続するよう
な動作とすることにより、正負の係数が混合した係数ベ
クトルと入力電圧ベクトルの内積を可能にする。この係
数ベクトルは、符号付きのアナログ値またはディジタル
値係数ｎ個で作られたｎ次元係数ベクトルとすることが
できる。
はオペアンプがフォロワー結合状態のときにキャパシタ
ーに接続し、正係数に対応する入力電圧はオペアンプが
反転増幅結合状態のときにキャパシターに接続するよう
な動作とすることにより、正負の係数が混合した係数ベ
クトルと入力電圧ベクトルの内積を可能にする。この係
数ベクトルは、符号付きのアナログ値またはディジタル
値係数ｎ個で作られたｎ次元係数ベクトルとすることが
できる。
【００２６】このとき、使用するオペアンプの数を１つ
としたので、従来の定符号係数ベクトルとの内積演算器
と比較して、キャパシター数、オペアンプ数を増大させ
ることなく、正負混合係数ベクトルとの内積演算を行う
ことができて、回路を複雑にすることなく、回路規模や
消費電力の増大をなくすことが可能となる。
としたので、従来の定符号係数ベクトルとの内積演算器
と比較して、キャパシター数、オペアンプ数を増大させ
ることなく、正負混合係数ベクトルとの内積演算を行う
ことができて、回路を複雑にすることなく、回路規模や
消費電力の増大をなくすことが可能となる。
【００２７】また、正係数に対応した入力電圧値をオペ
アンプに入力するタイミングに同期してオペアンプの入
力側にキャパシターを介して基準電圧成分を帰還させる
ことで、オペアンプの入力側の基準電圧成分をキャンセ
ルして入力オフセット電圧を残した状態とすることがで
きるので、演算動作中に、オペアンプの入力オフセット
電圧による演算誤差の補正動作が組み込まれて、オペア
ンプの入力オフセット電圧に起因する誤差がなくなり、
演算精度が向上する。
アンプに入力するタイミングに同期してオペアンプの入
力側にキャパシターを介して基準電圧成分を帰還させる
ことで、オペアンプの入力側の基準電圧成分をキャンセ
ルして入力オフセット電圧を残した状態とすることがで
きるので、演算動作中に、オペアンプの入力オフセット
電圧による演算誤差の補正動作が組み込まれて、オペア
ンプの入力オフセット電圧に起因する誤差がなくなり、
演算精度が向上する。
【００２８】
【実施例】以下、本発明の実施例について説明する。
【００２９】（実施例１）本実施例１では、固定のアナ
ログ値係数ベクトルと入力電圧ベクトルとの内積値を計
算する場合を想定している。以下、図１および図７を用
いて実施例１を詳細に説明する。
ログ値係数ベクトルと入力電圧ベクトルとの内積値を計
算する場合を想定している。以下、図１および図７を用
いて実施例１を詳細に説明する。
【００３０】図１は、本発明の実施例１を示す内積演算
器の回路図である。
器の回路図である。
【００３１】図１において、オペアンプ３１の＋側入力
端子は基準電圧源Ｖrefに接続されている。また、この
オペアンプ３１の帰還選択部としての負帰還選択回路
は、スイッチＳＷ0およびキャパシターＣ0の直列回路
と、スイッチＳＷaとの並列回路により構成され、制御
信号によりオペアンプ３１をフォロワー結合と反転増幅
結合に切り替える。このスイッチＳＷ0のＬ端子はオペ
アンプ３１の出力端子に接続され、また、そのＨ端子は
基準電圧源Ｖrefに接続されており、これによって、オ
ペアンプ３１がフォロワー結合のときにスイッチＳＷ0
のＨ端子に基準電圧源Ｖrefが接続された場合に、この
オペアンプ３１の入力オフセット電圧をＶoff setとすれ
ば、Ａ点において、基準電圧Ｖref＋入力オフセット電
圧Ｖoffsetのうちの基準電圧ＶrefがキャパシターＣ0を
介してキャンセルされて入力オフセット電圧Ｖoffsetが
Ａ点に残ることになり、オペアンプ３１は入力オフセッ
ト電圧Ｖoffsetを含んで入力されて演算され、その結果
として入力オフセットＶoffsetがキャンセルされる。
端子は基準電圧源Ｖrefに接続されている。また、この
オペアンプ３１の帰還選択部としての負帰還選択回路
は、スイッチＳＷ0およびキャパシターＣ0の直列回路
と、スイッチＳＷaとの並列回路により構成され、制御
信号によりオペアンプ３１をフォロワー結合と反転増幅
結合に切り替える。このスイッチＳＷ0のＬ端子はオペ
アンプ３１の出力端子に接続され、また、そのＨ端子は
基準電圧源Ｖrefに接続されており、これによって、オ
ペアンプ３１がフォロワー結合のときにスイッチＳＷ0
のＨ端子に基準電圧源Ｖrefが接続された場合に、この
オペアンプ３１の入力オフセット電圧をＶoff setとすれ
ば、Ａ点において、基準電圧Ｖref＋入力オフセット電
圧Ｖoffsetのうちの基準電圧ＶrefがキャパシターＣ0を
介してキャンセルされて入力オフセット電圧Ｖoffsetが
Ａ点に残ることになり、オペアンプ３１は入力オフセッ
ト電圧Ｖoffsetを含んで入力されて演算され、その結果
として入力オフセットＶoffsetがキャンセルされる。
【００３２】また、スイッチＳＷ1とキャパシターＣ1の
直列回路，...，スイッチＳＷmとキャパシターＣmの直
列回路、および、スイッチＳＷ´1とキャパシターＣ´1
の直列回路，...，スイッチＳＷ´nとキャパシターＣ´
nの直列回路からなる並列回路の接続点Ａは、オペアン
プ３１の−側入力端子と負帰還選択回路の接続点に接続
されている。これらキャパシターＣ1，...，キャパシタ
ーＣm，キャパシターＣ´1，...，キャパシターＣ´nか
らなるキャパシターアレーは、係数ベクトルの各係数の
絶対値と比例する値のキャパシタンス容量値を作り出し
てオペアンプ３１に入力している。また、これらスイッ
チＳＷ1，...，スイッチＳＷmのＨ端子はそれぞれ、正
係数に対応するアナログ入力電圧値Ｖ1，Ｖ2，...，Ｖm
がそれぞれ入力され、また、スイッチＳＷ´1，...，ス
イッチＳＷ´1のＬ端子はそれぞれ、負係数に対応する
アナログ入力電圧値Ｖ´1，Ｖ´2，...，Ｖ´nがそれぞ
れ入力されている。また、スイッチＳＷ1，...，スイッ
チＳＷmのＬ端子と、スイッチＳＷ´1，...，スイッチ
ＳＷ´1のＨ端子はそれぞれ基準電圧源Ｖrefにそれぞれ
接続されている。
直列回路，...，スイッチＳＷmとキャパシターＣmの直
列回路、および、スイッチＳＷ´1とキャパシターＣ´1
の直列回路，...，スイッチＳＷ´nとキャパシターＣ´
nの直列回路からなる並列回路の接続点Ａは、オペアン
プ３１の−側入力端子と負帰還選択回路の接続点に接続
されている。これらキャパシターＣ1，...，キャパシタ
ーＣm，キャパシターＣ´1，...，キャパシターＣ´nか
らなるキャパシターアレーは、係数ベクトルの各係数の
絶対値と比例する値のキャパシタンス容量値を作り出し
てオペアンプ３１に入力している。また、これらスイッ
チＳＷ1，...，スイッチＳＷmのＨ端子はそれぞれ、正
係数に対応するアナログ入力電圧値Ｖ1，Ｖ2，...，Ｖm
がそれぞれ入力され、また、スイッチＳＷ´1，...，ス
イッチＳＷ´1のＬ端子はそれぞれ、負係数に対応する
アナログ入力電圧値Ｖ´1，Ｖ´2，...，Ｖ´nがそれぞ
れ入力されている。また、スイッチＳＷ1，...，スイッ
チＳＷmのＬ端子と、スイッチＳＷ´1，...，スイッチ
ＳＷ´1のＨ端子はそれぞれ基準電圧源Ｖrefにそれぞれ
接続されている。
【００３３】これらスイッチＳＷ0，ＳＷ1，...，ＳＷm
およびスイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nは、制
御信号発生回路３２からの同じ制御信号であるコントロ
ール信号φ1により制御される切り替え部としての２対
１の切り替えスイッチであり、正係数に対応した入力電
圧値および基準電圧値と、負係数に対応した入力電圧値
および基準電圧値とをそれぞれ切り替えてキャパシター
アレーに接続させる。つまり、スイッチＳＷ0，Ｓ
Ｗ1，...，ＳＷmおよびスイッチＳＷ´1，ＳＷ
´2，...，ＳＷ´nは、このコントロール信号φ1が“Ｈ
ＩＧＨ”のとき、端子“Ｏ”と端子“Ｈ”が導通し、コ
ントロール信号φ1が“ＬＯＷ”のとき、端子“Ｏ”と
端子“Ｌ”が導通する。また、スイッチＳＷaはコント
ロール信号φ2により制御されるスイッチであり、制御
信号発生回路３２からの制御信号であるコントロール信
号φ2が“ＨＩＧＨ”のとき“ＯＮ”、“ＬＯＷ”のと
き“ＯＦＦ”となる。 このように、制御信号発生回路
３２は、スイッチＳＷ0，ＳＷ1，...，ＳＷmおよびスイ
ッチＳＷ´1，ＳＷ´2，...，ＳＷ´n、スイッチＳＷa
に接続されており、スイッチＳＷ0，ＳＷ1，...，ＳＷm
およびスイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nにコン
トロール信号φ1を出力し、スイッチＳＷaにコントロー
ル信号φ2を出力して、正係数に対応する入力電圧値
Ｖ1，Ｖ2，...，Ｖmはオペアンプ３１がフォロワー結合
状態のときにキャパシターアレーに接続させ、負係数に
対応する入力電圧値Ｖ´1，Ｖ´2，...，Ｖ´nはオペア
ンプ３１が反転増幅結合状態のときにキャパシターアレ
ーに接続させるように制御する。これらコントロール信
号φ1とコントロール信号φ2は図７に示されるような信
号波形のタイミングで与えられる。
およびスイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nは、制
御信号発生回路３２からの同じ制御信号であるコントロ
ール信号φ1により制御される切り替え部としての２対
１の切り替えスイッチであり、正係数に対応した入力電
圧値および基準電圧値と、負係数に対応した入力電圧値
および基準電圧値とをそれぞれ切り替えてキャパシター
アレーに接続させる。つまり、スイッチＳＷ0，Ｓ
Ｗ1，...，ＳＷmおよびスイッチＳＷ´1，ＳＷ
´2，...，ＳＷ´nは、このコントロール信号φ1が“Ｈ
ＩＧＨ”のとき、端子“Ｏ”と端子“Ｈ”が導通し、コ
ントロール信号φ1が“ＬＯＷ”のとき、端子“Ｏ”と
端子“Ｌ”が導通する。また、スイッチＳＷaはコント
ロール信号φ2により制御されるスイッチであり、制御
信号発生回路３２からの制御信号であるコントロール信
号φ2が“ＨＩＧＨ”のとき“ＯＮ”、“ＬＯＷ”のと
き“ＯＦＦ”となる。 このように、制御信号発生回路
３２は、スイッチＳＷ0，ＳＷ1，...，ＳＷmおよびスイ
ッチＳＷ´1，ＳＷ´2，...，ＳＷ´n、スイッチＳＷa
に接続されており、スイッチＳＷ0，ＳＷ1，...，ＳＷm
およびスイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nにコン
トロール信号φ1を出力し、スイッチＳＷaにコントロー
ル信号φ2を出力して、正係数に対応する入力電圧値
Ｖ1，Ｖ2，...，Ｖmはオペアンプ３１がフォロワー結合
状態のときにキャパシターアレーに接続させ、負係数に
対応する入力電圧値Ｖ´1，Ｖ´2，...，Ｖ´nはオペア
ンプ３１が反転増幅結合状態のときにキャパシターアレ
ーに接続させるように制御する。これらコントロール信
号φ1とコントロール信号φ2は図７に示されるような信
号波形のタイミングで与えられる。
【００３４】上記構成により、まず、コントロール信号
φ1およびコントロール信号φ2の各サイクルの前半Ｔ／
２の期間においては、コントロール信号φ1とコントロ
ール信号φ2が共に“ＨＩＧＨ”になっている。このと
き、オペアンプ３１はフォロワー結合状態で、しかもキ
ャパシターＣ0には基準電圧源Ｖrefが接続されており、
また、スイッチＳＷ0，ＳＷ1，...，ＳＷmは正係数に対
応する入力電圧源Ｖ1，Ｖ2，...，Ｖmにそれぞれ接続
し、スイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nは基準電
圧源Ｖrefに接続している。したがって、図１の回路中
のキャパシターアレーの出力部であるＡ点側に誘導され
る電荷の総量は、下記の（数５）で示される。
φ1およびコントロール信号φ2の各サイクルの前半Ｔ／
２の期間においては、コントロール信号φ1とコントロ
ール信号φ2が共に“ＨＩＧＨ”になっている。このと
き、オペアンプ３１はフォロワー結合状態で、しかもキ
ャパシターＣ0には基準電圧源Ｖrefが接続されており、
また、スイッチＳＷ0，ＳＷ1，...，ＳＷmは正係数に対
応する入力電圧源Ｖ1，Ｖ2，...，Ｖmにそれぞれ接続
し、スイッチＳＷ´1，ＳＷ´2，...，ＳＷ´nは基準電
圧源Ｖrefに接続している。したがって、図１の回路中
のキャパシターアレーの出力部であるＡ点側に誘導され
る電荷の総量は、下記の（数５）で示される。
【００３５】
【数５】
【００３６】次に、コントロール信号φ2が“ＬＯＷ”
になると、このＡ点はフローティングノードとなるた
め、電荷総量は上式の値のままに保持される。その後、
コントロール信号φ1が“ＬＯＷ”になると、キャパシ
ターにかかる電圧が変化するため、キャパシターのＡ点
側に誘導される電荷総量は、下記の（数６）で示され
る。
になると、このＡ点はフローティングノードとなるた
め、電荷総量は上式の値のままに保持される。その後、
コントロール信号φ1が“ＬＯＷ”になると、キャパシ
ターにかかる電圧が変化するため、キャパシターのＡ点
側に誘導される電荷総量は、下記の（数６）で示され
る。
【００３７】
【数６】
【００３８】これら（数５）と（数６）で与えられる電
荷量は等しいので、これらを等値としてＶ0について解
くと、オペアンプ３１の入力オフセット電圧Ｖoffsetが
キャンセルされて下記の（数７）となる。このように、
演算のためのスイッチング動作中に、オペアンプ３１の
入力オフセット電圧Ｖoffsetによる演算誤差の補正動作
が組み込まれることになる。
荷量は等しいので、これらを等値としてＶ0について解
くと、オペアンプ３１の入力オフセット電圧Ｖoffsetが
キャンセルされて下記の（数７）となる。このように、
演算のためのスイッチング動作中に、オペアンプ３１の
入力オフセット電圧Ｖoffsetによる演算誤差の補正動作
が組み込まれることになる。
【００３９】
【数７】
【００４０】したがって、各サイクルの後半においてオ
ペアンプの出力電圧は、（ｍ＋ｎ）次元ベクトルの（数
８）と（ｍ＋ｎ）次元ベクトルの（数９）との内積値に
収束する。
ペアンプの出力電圧は、（ｍ＋ｎ）次元ベクトルの（数
８）と（ｍ＋ｎ）次元ベクトルの（数９）との内積値に
収束する。
【００４１】
【数８】
【００４２】
【数９】
【００４３】（実施例２）本実施例２の場合は、可変の
ディジタル値係数ベクトルと入力電圧ベクトルとの内積
値を計算する場合を想定している。以下、図２〜図５お
よび図７を用いて、実施例２を詳細に説明する。
ディジタル値係数ベクトルと入力電圧ベクトルとの内積
値を計算する場合を想定している。以下、図２〜図５お
よび図７を用いて、実施例２を詳細に説明する。
【００４４】図２は、本発明の実施例２を示す内積演算
器の回路図である。
器の回路図である。
【００４５】図２において、図１の内積演算器と異なる
構成は、オペアンプ４１の−側入力端子に、コントロー
ル信号φ1と、各々（ｎ＋１）ビットの符号付きディジ
タル値ｂ1，ｂ2，...，ｂmとにより制御されるプログラ
マブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍの
並列回路が接続される構成である。これらプログラマブ
ルキャパシターアレーＰＣＡ１，...，ＰＣＡｍの入力
端子Ｘにはそれぞれ入力電圧Ｖ1，Ｖ2，...，Ｖmがそれ
ぞれ入力され、その出力端子Ｙはそれぞれ接続点Ａを介
してオペアンプ４１の−側入力端子に接続されている。
構成は、オペアンプ４１の−側入力端子に、コントロー
ル信号φ1と、各々（ｎ＋１）ビットの符号付きディジ
タル値ｂ1，ｂ2，...，ｂmとにより制御されるプログラ
マブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍの
並列回路が接続される構成である。これらプログラマブ
ルキャパシターアレーＰＣＡ１，...，ＰＣＡｍの入力
端子Ｘにはそれぞれ入力電圧Ｖ1，Ｖ2，...，Ｖmがそれ
ぞれ入力され、その出力端子Ｙはそれぞれ接続点Ａを介
してオペアンプ４１の−側入力端子に接続されている。
【００４６】また、制御信号発生回路４２は、プログラ
マブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍ、
スイッチＳＷ0およびスイッチＳＷaに接続され、プログ
ラマブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍ
およびスイッチＳＷ0にコントロール信号φ1を出力し、
スイッチＳＷaにコントロール信号φ2を出力する。
マブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍ、
スイッチＳＷ0およびスイッチＳＷaに接続され、プログ
ラマブルキャパシターアレーＰＣＡ１，...，ＰＣＡｍ
およびスイッチＳＷ0にコントロール信号φ1を出力し、
スイッチＳＷaにコントロール信号φ2を出力する。
【００４７】図１と同様に、スイッチＳＷ0は、コント
ロール信号φ1により制御される２対１の切り替えスイ
ッチであり、コントロール信号φ1が“ＨＩＧＨ”のと
き、端子“Ｏ”と端子“Ｈ”が導通し、コントロール信
号φ1が“ＬＯＷ”のとき、端子“Ｏ”と端子“Ｌ”が
導通する。また、ＳＷaはコントロール信号φ2により制
御されるスイッチであり、コントロール信号φ2が“Ｈ
ＩＧＨ”のとき“ＯＮ”、“ＬＯＷ”のとき“ＯＦＦ”
となる。これらコントロール信号φ1とコントロール信
号φ2としては、図７に示すタイミング波形が与えられ
る。なお、オペアンプ４１の入力オフセット電圧をＶ
offsetとする。
ロール信号φ1により制御される２対１の切り替えスイ
ッチであり、コントロール信号φ1が“ＨＩＧＨ”のと
き、端子“Ｏ”と端子“Ｈ”が導通し、コントロール信
号φ1が“ＬＯＷ”のとき、端子“Ｏ”と端子“Ｌ”が
導通する。また、ＳＷaはコントロール信号φ2により制
御されるスイッチであり、コントロール信号φ2が“Ｈ
ＩＧＨ”のとき“ＯＮ”、“ＬＯＷ”のとき“ＯＦＦ”
となる。これらコントロール信号φ1とコントロール信
号φ2としては、図７に示すタイミング波形が与えられ
る。なお、オペアンプ４１の入力オフセット電圧をＶ
offsetとする。
【００４８】図３は図２のプログラマブルキャパシター
アレーＰＣＡiの構成の一例を示す回路図である。
アレーＰＣＡiの構成の一例を示す回路図である。
【００４９】図３において、ｂi 0，ｂi 1，...，ｂi nは
（ｎ＋１）ビット符号付きディジタル値ｂiの２進展開
を与えるバイナリー値であり、下記の（数１０）で定義
される。
（ｎ＋１）ビット符号付きディジタル値ｂiの２進展開
を与えるバイナリー値であり、下記の（数１０）で定義
される。
【００５０】
【数１０】
【００５１】また、スイッチＳＷs，ＳＷ1，...，ＳＷn
は、それぞれバイナリー値ｂi 0，ｂi 1，...，ｂi nによ
りそれぞれ制御されている。このバイナリー値ｂi 0が
“０”＝“ＬＯＷ”であれば、スイッチＳＷsによりコ
ントロール信号φ1が選択され、また、バイナリー値ｂi
0が“１”＝“ＨＩＧＨ”であれば、スイッチＳＷsによ
りコントロール信号φ1をインバーター５１により反転
した信号が選択されるように制御される。また、これら
キャパシターＣ1，...，Ｃnは、下記の（数１１）を満
たすように取る。
は、それぞれバイナリー値ｂi 0，ｂi 1，...，ｂi nによ
りそれぞれ制御されている。このバイナリー値ｂi 0が
“０”＝“ＬＯＷ”であれば、スイッチＳＷsによりコ
ントロール信号φ1が選択され、また、バイナリー値ｂi
0が“１”＝“ＨＩＧＨ”であれば、スイッチＳＷsによ
りコントロール信号φ1をインバーター５１により反転
した信号が選択されるように制御される。また、これら
キャパシターＣ1，...，Ｃnは、下記の（数１１）を満
たすように取る。
【００５２】
【数１１】
【００５３】このとき、スイッチＳＷ00の端子“Ｏ”と
プログラマバルキャパシターアレーの外部接続端子であ
る出力端子Ｙとの間には、下記の（数１２）のキャパシ
タンスが存在する。
プログラマバルキャパシターアレーの外部接続端子であ
る出力端子Ｙとの間には、下記の（数１２）のキャパシ
タンスが存在する。
【００５４】
【数１２】
【００５５】したがって、このバイナリー値ｂi 0が
“０”のときには、プログラマバルキャパシターアレー
は図４に示す回路と等化であり、正係数のキャパシタン
スとなり、また、ｂi 0が“１”のときには、プログラマ
バルキャパシターアレーは図５に示す回路と等化であ
り、負係数のキャパシタンスとなることがわかる。この
場合には、スイッチＳＷ00のＬ端子とＨ端子の位置が逆
になっている。これより、実施例１における場合と同じ
原理に基づき、各サイクルの後半においてオペアンプ４
１の出力電圧Ｖ0は、下記の（数１３）に収束すること
がわかる。この場合にも、オペアンプ４１の入力オフセ
ット電圧Ｖoffsetはキャンセルされることになる。
“０”のときには、プログラマバルキャパシターアレー
は図４に示す回路と等化であり、正係数のキャパシタン
スとなり、また、ｂi 0が“１”のときには、プログラマ
バルキャパシターアレーは図５に示す回路と等化であ
り、負係数のキャパシタンスとなることがわかる。この
場合には、スイッチＳＷ00のＬ端子とＨ端子の位置が逆
になっている。これより、実施例１における場合と同じ
原理に基づき、各サイクルの後半においてオペアンプ４
１の出力電圧Ｖ0は、下記の（数１３）に収束すること
がわかる。この場合にも、オペアンプ４１の入力オフセ
ット電圧Ｖoffsetはキャンセルされることになる。
【００５６】
【数１３】
【００５７】
【発明の効果】以上により本発明によれば、スイッチド
キャパシターと一つのオペアンプを用いた回路で、ｎ個
のアナログ電圧値を成分とするｎ次元入力ベクトルと、
符号付きのアナログ値またはディジタル値係数ｎ個で作
られたｎ次元係数ベクトルとの内積値を計算することが
できるため、多数の内積演算器を用いる装置における回
路を複雑にすることなく、また、回路規模を増大させる
こともなく、消費電力の削減をも図ることができる。
キャパシターと一つのオペアンプを用いた回路で、ｎ個
のアナログ電圧値を成分とするｎ次元入力ベクトルと、
符号付きのアナログ値またはディジタル値係数ｎ個で作
られたｎ次元係数ベクトルとの内積値を計算することが
できるため、多数の内積演算器を用いる装置における回
路を複雑にすることなく、また、回路規模を増大させる
こともなく、消費電力の削減をも図ることができる。
【００５８】また、オペアンプの入力オフセット電圧に
対する補正作用を、回路の演算動作中に組み込むことが
できるため、回路規模を増大させることなく、精度の高
い演算をすることができる。
対する補正作用を、回路の演算動作中に組み込むことが
できるため、回路規模を増大させることなく、精度の高
い演算をすることができる。
【図１】本発明の実施例１を示す内積演算器の回路図で
ある。
ある。
【図２】本発明の実施例２を示す内積演算器の回路図で
ある。
ある。
【図３】図２のプログラマブルキャパシターアレーＰＣ
Ａiの構成の一例を示す回路図である。
Ａiの構成の一例を示す回路図である。
【図４】図２のプログラマブルキャパシターアレーＰＣ
Ａiの、ｂi 0＝“０”のときの等化回路図である。
Ａiの、ｂi 0＝“０”のときの等化回路図である。
【図５】図２のプログラマブルキャパシターアレーＰＣ
Ａiの、ｂi 0＝“１”のときの等化回路図である。
Ａiの、ｂi 0＝“１”のときの等化回路図である。
【図６】従来の内積演算器の回路図であって、スイッチ
ドキャパシターとオペアンプを用いた積和演算のための
基本回路図である。
ドキャパシターとオペアンプを用いた積和演算のための
基本回路図である。
【図７】スイッチコントロール信号φ1、φ2と出力信号
Ｖ0のタイミング関係を示す波形図である。
Ｖ0のタイミング関係を示す波形図である。
３１，４１ オペアンプ ３２，４２ 制御信号発生回路 ５１ インバーター φ1，φ2 コントロール信号 Ｖ0 出力信号 ＳＷ0〜ＳＷm，ＳＷ´1〜ＳＷ´n，ＳＷs，ＳＷ00
２対１の切替えスイッチ Ｃ0〜Ｃm，Ｃ´1〜Ｃ´n キャパシター ＳＷa スイッチ ＰＣＡ1〜ＰＣＡm プログラマブルキャパシターアレ
ー ｂ1，ｂ2，...，ｂm 符号付きディジタル値 ｂi 0，ｂi 1，...，ｂi n 符号付きディジタル値ｂiの
２進展開を与えるバイナリー値
２対１の切替えスイッチ Ｃ0〜Ｃm，Ｃ´1〜Ｃ´n キャパシター ＳＷa スイッチ ＰＣＡ1〜ＰＣＡm プログラマブルキャパシターアレ
ー ｂ1，ｂ2，...，ｂm 符号付きディジタル値 ｂi 0，ｂi 1，...，ｂi n 符号付きディジタル値ｂiの
２進展開を与えるバイナリー値
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 雅之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 ｎ個の入力電圧値を成分とするｎ次元入
力ベクトルと、符号付きのアナログ値係数ｎ個で作られ
たｎ次元係数ベクトルとの内積値を計算する内積演算器
において、 演算増幅器と、該演算増幅器をフォロワー結合と反転増
幅結合に切り替える帰還選択部と、該ｎ次元係数ベクト
ルの各係数の絶対値と比例する値のキャパシタンス容量
値を作り出して該演算増幅器に入力するキャパシターア
レーと、該正係数に対応した入力電圧値は該演算増幅器
が該フォロワー結合状態のときに該キャパシターアレー
に接続させ、さらに、該負係数に対応した入力電圧値は
該演算増幅器が該反転増幅結合状態のときに該キャパシ
ターアレーに接続させるように制御する制御部とを有す
る内積演算器。 - 【請求項２】 ｎ個の入力電圧値を成分とするｎ次元入
力ベクトルと、プログラム可能な符号付きディジタル値
係数ｎ個で作られたｎ次元係数ベクトルとの内積値を計
算する内積演算器において、 演算増幅器と、該演算増幅器をフォロワー結合と反転増
幅結合に切り替える帰還選択部と、該ｎ次元係数ベクト
ルの各係数の絶対値と比例する値のキャパシタンス容量
値を作り出して該演算増幅器に入力するプログラマブル
キャパシターアレーと、該正係数に対応した入力電圧値
は該演算増幅器が該フォロワー結合状態のときに該演算
増幅器に入力し、さらに、該負係数に対応した入力電圧
値は該演算増幅器が該反転増幅結合状態のときに該演算
増幅器に入力するように制御する制御部とを有する内積
演算器。 - 【請求項３】 前記帰還選択部は、前記正係数に対応し
た入力電圧値が前記演算増幅器に入力するときに、前記
演算増幅器の入力側にキャパシターを介して基準電圧成
分を帰還して該入力側の基準電圧成分をキャンセルする
ように制御される請求項１または２記載の内積演算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025537A JPH08221503A (ja) | 1995-02-14 | 1995-02-14 | 内積演算器 |
| US08/599,746 US5796647A (en) | 1995-02-14 | 1996-02-12 | Inner product calculation device |
| EP96102020A EP0727751A1 (en) | 1995-02-14 | 1996-02-12 | An inner product calculation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025537A JPH08221503A (ja) | 1995-02-14 | 1995-02-14 | 内積演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221503A true JPH08221503A (ja) | 1996-08-30 |
Family
ID=12168765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025537A Withdrawn JPH08221503A (ja) | 1995-02-14 | 1995-02-14 | 内積演算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796647A (ja) |
| EP (1) | EP0727751A1 (ja) |
| JP (1) | JPH08221503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960038596A (ko) * | 1995-04-26 | 1996-11-21 | 수나오 타카토리 | 곱셈회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289381B1 (en) * | 2005-06-20 | 2007-10-30 | Marvell International Limited | Programmable boosting and charge neutralization |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393351A (en) * | 1981-07-27 | 1983-07-12 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| US5168461A (en) * | 1989-08-21 | 1992-12-01 | Industrial Technology Research Institute | Switched capacitor differentiators and switched capacitor differentiator-based filters |
| JP3055739B2 (ja) * | 1993-01-13 | 2000-06-26 | シャープ株式会社 | 乗算回路 |
| US5325322A (en) * | 1993-06-14 | 1994-06-28 | International Business Machines Corporation | High-speed programmable analog transversal filter having a large dynamic range |
-
1995
- 1995-02-14 JP JP7025537A patent/JPH08221503A/ja not_active Withdrawn
-
1996
- 1996-02-12 EP EP96102020A patent/EP0727751A1/en not_active Withdrawn
- 1996-02-12 US US08/599,746 patent/US5796647A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960038596A (ko) * | 1995-04-26 | 1996-11-21 | 수나오 타카토리 | 곱셈회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5796647A (en) | 1998-08-18 |
| EP0727751A1 (en) | 1996-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6693574B2 (en) | D/A converter and delta-sigma D/A converter | |
| JP3023434B2 (ja) | スケーラ回路 | |
| US5465064A (en) | Weighted summing circuit | |
| JPH08221503A (ja) | 内積演算器 | |
| JPH02306722A (ja) | Ｄ／ａ変換装置 | |
| US5424973A (en) | Apparatus and method for performing small scale subtraction | |
| JPH06164318A (ja) | ホールド回路 | |
| JPH1065542A (ja) | アナログ／ディジタル変換回路 | |
| JPH03254524A (ja) | Ａ／ｄ変換器 | |
| JPH0716163B2 (ja) | 冗長２進ｄ／ａ変換器およびそれを用いた冗長２進信号処理装置 | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JP2001036816A5 (ja) | ||
| JP2003060504A (ja) | Ａ／ｄ変換装置およびａ／ｄコンバータ用誤差補正装置 | |
| JPS6364085B2 (ja) | ||
| JP3498088B2 (ja) | 集積回路 | |
| JPH0552677A (ja) | ホイートストンブリツジ型ロードセルの励振回路 | |
| JPS62135775A (ja) | 差電圧測定回路 | |
| JP3527076B2 (ja) | アナログ演算回路の演算誤差補正方法およびフィルタ回路 | |
| JP2651240B2 (ja) | Ａ／ｄ変換器 | |
| JP3532080B2 (ja) | アナログ演算回路 | |
| JPH0211018A (ja) | アナログデータ入力装置 | |
| JPH0637449Y2 (ja) | 基準電圧発生器 | |
| JP2794050B2 (ja) | Ａｄ変換器試験装置 | |
| JP2510228Y2 (ja) | 多出力基準電圧発生装置 | |
| JPS59172828A (ja) | アナログ電圧デジタル信号変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |