JP2002026700A - 比較回路 - Google Patents
比較回路Info
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- JP2002026700A JP2002026700A JP2000209218A JP2000209218A JP2002026700A JP 2002026700 A JP2002026700 A JP 2002026700A JP 2000209218 A JP2000209218 A JP 2000209218A JP 2000209218 A JP2000209218 A JP 2000209218A JP 2002026700 A JP2002026700 A JP 2002026700A
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- operational amplifier
- reset
- circuit
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Abstract
(57)【要約】
【課題】 入力用容量素子の電荷をリセットする際に生
じる熱雑音及びフィードスルー現象によるオフセットを
低減して、高精度の比較動作が可能な比較回路を提供す
る。 【解決手段】 信号入力端子101 に接続された容量Ｃ1
に電荷を入力して、信号入力端子の電圧をオペアンプ13
0 を用いて基準電圧と比較する比較回路において、信号
入力端子をオペアンプの負入力端子に接続すると共に、
オペアンプの出力端子と信号入力端子との間に第１のリ
セットスイッチ104 を設け、帰還容量Ｃ2と第２のリセ
ットスイッチ105 とを直列接続した帰還回路を第１のリ
セットスイッチと並列に設け、信号入力端子のリセット
時に、第１のリセットスイッチと第２のリセットスイッ
チとを同時に閉じ、次いで、第１のリセットスイッチを
開いた後、第２のリセットスイッチを開くように構成す
る。
じる熱雑音及びフィードスルー現象によるオフセットを
低減して、高精度の比較動作が可能な比較回路を提供す
る。 【解決手段】 信号入力端子101 に接続された容量Ｃ1
に電荷を入力して、信号入力端子の電圧をオペアンプ13
0 を用いて基準電圧と比較する比較回路において、信号
入力端子をオペアンプの負入力端子に接続すると共に、
オペアンプの出力端子と信号入力端子との間に第１のリ
セットスイッチ104 を設け、帰還容量Ｃ2と第２のリセ
ットスイッチ105 とを直列接続した帰還回路を第１のリ
セットスイッチと並列に設け、信号入力端子のリセット
時に、第１のリセットスイッチと第２のリセットスイッ
チとを同時に閉じ、次いで、第１のリセットスイッチを
開いた後、第２のリセットスイッチを開くように構成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、比較回路に係
り、特に、固体撮像装置、アナログディジタルコンバー
タ（ＡＤＣ）用のコンパレータなどに用いられ、高精度
な比較動作が必要とされる比較回路に関する。
り、特に、固体撮像装置、アナログディジタルコンバー
タ（ＡＤＣ）用のコンパレータなどに用いられ、高精度
な比較動作が必要とされる比較回路に関する。
【０００２】
【従来の技術】従来より、高精度の比較動作が要求され
る比較回路として、入力される電圧信号の変化を容量を
介して信号電荷として回路に注入し、前記注入された信
号電荷を用いて入力電圧の変化量を演算する方式のもの
が提案され、実用化されている。また、近年発展の顕著
なＣＭＯＳ回路では、半導体プロセス上、容量素子を構
成することが容易なため、容量素子を応用したアナログ
回路が活発に開発され、利用されている。
る比較回路として、入力される電圧信号の変化を容量を
介して信号電荷として回路に注入し、前記注入された信
号電荷を用いて入力電圧の変化量を演算する方式のもの
が提案され、実用化されている。また、近年発展の顕著
なＣＭＯＳ回路では、半導体プロセス上、容量素子を構
成することが容易なため、容量素子を応用したアナログ
回路が活発に開発され、利用されている。
【０００３】その一例として、例えば特開昭５７−２０
２１１８号公報には、ＭＯＳインバータ回路に容量素子
を介して電荷を注入するように構成したコンパレータ回
路が紹介されていると共に、更に、前記コンパレータ回
路のノイズを緩和する方法が開示されている。
２１１８号公報には、ＭＯＳインバータ回路に容量素子
を介して電荷を注入するように構成したコンパレータ回
路が紹介されていると共に、更に、前記コンパレータ回
路のノイズを緩和する方法が開示されている。
【０００４】また、更なる応用例として、特開昭５８−
１０４５２７号公報には、前記コンパレータ回路を用い
てＡＤＣを構成する手法が開示されている。
１０４５２７号公報には、前記コンパレータ回路を用い
てＡＤＣを構成する手法が開示されている。
【０００５】
【発明が解決しようとする課題】ところが、これらの従
来の技術では、前記入力用の容量素子に留まった電荷を
初期化（リセット）する際に生じる熱雑音が大きいとい
う問題があり、これを緩和するためには入力用の容量素
子を大きくする必要があった。そのために、回路の入力
容量が大きくなり、駆動する際の消費電力が大きいとい
う問題や、チップ上に回路を集積化する場合に面積の縮
小が難しいという問題がある。
来の技術では、前記入力用の容量素子に留まった電荷を
初期化（リセット）する際に生じる熱雑音が大きいとい
う問題があり、これを緩和するためには入力用の容量素
子を大きくする必要があった。そのために、回路の入力
容量が大きくなり、駆動する際の消費電力が大きいとい
う問題や、チップ上に回路を集積化する場合に面積の縮
小が難しいという問題がある。
【０００６】次に、前記従来の技術に用いられているコ
ンパレータ回路を例にとって、前記問題点を更に明確に
指摘するために説明する。図７は、従来の代表的な比較
回路の構成を示している。図７に示すように、信号入力
端子101 は容量Ｃ10を介して接地電位点に接続されると
共に、オペアンプ回路130 の負入力端子（−）に接続さ
れている。このオペアンプ回路130 の負入力端子
（−）、すなわち信号入力端子101 と前記オペアンプ回
路130 の出力端子とは、リセットスイッチ104 を介して
接続されている。
ンパレータ回路を例にとって、前記問題点を更に明確に
指摘するために説明する。図７は、従来の代表的な比較
回路の構成を示している。図７に示すように、信号入力
端子101 は容量Ｃ10を介して接地電位点に接続されると
共に、オペアンプ回路130 の負入力端子（−）に接続さ
れている。このオペアンプ回路130 の負入力端子
（−）、すなわち信号入力端子101 と前記オペアンプ回
路130 の出力端子とは、リセットスイッチ104 を介して
接続されている。
【０００７】そして、このリセットスイッチ104 の制御
端子114 には、リセットパルスφＲＳ1 が印加され、ま
た、前記オペアンプ回路130 の正入力端子（＋）は基準
電圧ＶＲＥＦが入力されるようになされている。なお、
前記オペアンプ回路130 は、前述した従来の技術である
特開昭５７−２０２１１８号公報や特開昭５８−１０４
５２７号公報に開示されているインバータ回路に置き換
えても、基本動作上の差異はない。
端子114 には、リセットパルスφＲＳ1 が印加され、ま
た、前記オペアンプ回路130 の正入力端子（＋）は基準
電圧ＶＲＥＦが入力されるようになされている。なお、
前記オペアンプ回路130 は、前述した従来の技術である
特開昭５７−２０２１１８号公報や特開昭５８−１０４
５２７号公報に開示されているインバータ回路に置き換
えても、基本動作上の差異はない。
【０００８】次に、図８に示すタイミングチャートに基
づいて、図７に示した従来の比較回路の動作について説
明する。図８のタイミングチャートは、制御端子114 に
印加するリセットパルスφＲＳ1 ，信号入力端子101 の
電位ＶＩＮを動作シーケンスに沿って、時系列的に示し
たものである。また、ここでは、説明を簡単にするため
に、リセットスイッチ104 は、リセットパルスφＲＳ1
が正論理のときに、閉じるものとしている。
づいて、図７に示した従来の比較回路の動作について説
明する。図８のタイミングチャートは、制御端子114 に
印加するリセットパルスφＲＳ1 ，信号入力端子101 の
電位ＶＩＮを動作シーケンスに沿って、時系列的に示し
たものである。また、ここでは、説明を簡単にするため
に、リセットスイッチ104 は、リセットパルスφＲＳ1
が正論理のときに、閉じるものとしている。
【０００９】まず、時刻ｔ1 以前の初期状態では、信号
入力端子101 の電位ＶＩＮは、任意の電位となってい
る。時刻ｔ1 においてリセットパルスφＲＳ1 が正論理
となり、リセットスイッチ104 が閉じられると、オペア
ンプ回路130 の出力端子及び負入力端子（−）とがショ
ートされるため、オペアンプ回路130 はアナログバッフ
ァ回路として動作するようになる。このため、信号入力
端子101 の電位ＶＩＮは、有限のランピング期間を経
て、基準電圧ＶＲＥＦに設定される。
入力端子101 の電位ＶＩＮは、任意の電位となってい
る。時刻ｔ1 においてリセットパルスφＲＳ1 が正論理
となり、リセットスイッチ104 が閉じられると、オペア
ンプ回路130 の出力端子及び負入力端子（−）とがショ
ートされるため、オペアンプ回路130 はアナログバッフ
ァ回路として動作するようになる。このため、信号入力
端子101 の電位ＶＩＮは、有限のランピング期間を経
て、基準電圧ＶＲＥＦに設定される。
【００１０】次に、時刻ｔ2 においてφＲＳ1 が変化し
て負論理となり、リセットスイッチ104 が開くと、信号
入力端子101 はＤＣ的にフローティング状態となり、電
荷蓄積が可能な状態になる。この後、信号電荷を信号入
力端子101 に注入することにより、注入電荷が正電荷の
場合にはオペアンプ回路130 の出力端子には負電位が出
力され、注入電荷が負電荷の場合にはオペアンプ回路13
0 の出力端子には正電位が出力される。すなわち、この
比較回路は、負出力の比較回路として動作するものであ
る。
て負論理となり、リセットスイッチ104 が開くと、信号
入力端子101 はＤＣ的にフローティング状態となり、電
荷蓄積が可能な状態になる。この後、信号電荷を信号入
力端子101 に注入することにより、注入電荷が正電荷の
場合にはオペアンプ回路130 の出力端子には負電位が出
力され、注入電荷が負電荷の場合にはオペアンプ回路13
0 の出力端子には正電位が出力される。すなわち、この
比較回路は、負出力の比較回路として動作するものであ
る。
【００１１】ところが、図７に示す従来の比較回路は、
リセットスイッチ104 のスイッチング動作に伴う熱雑音
ΔＶＩＮが発生する。この熱雑音ΔＶＩＮは、信号入力
端子101 の対接地容量値に対して発生し、ノイズ平均と
しては次式（１）に示すノイズ電圧を発生する。
リセットスイッチ104 のスイッチング動作に伴う熱雑音
ΔＶＩＮが発生する。この熱雑音ΔＶＩＮは、信号入力
端子101 の対接地容量値に対して発生し、ノイズ平均と
しては次式（１）に示すノイズ電圧を発生する。
【００１２】
【数１】
【００１３】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。上記（１）式で表されるノイズ電圧はランダ
ムに発生するので、比較回路としてのノイズ検出限界を
決定し、比較精度を劣化させる原因となる。
度である。上記（１）式で表されるノイズ電圧はランダ
ムに発生するので、比較回路としてのノイズ検出限界を
決定し、比較精度を劣化させる原因となる。
【００１４】更に、リセットスイッチ104 が閉じる瞬間
に、リセットスイッチ104 の制御端子114 と信号入力端
子101 との間に存在する寄生容量成分に存在する電荷
と、リセットスイッチ104 のチャネルを形成する電荷と
が、リセット動作に伴い信号入力端子101 に押し出され
ることになる。これはフィードスルー現象と称されるも
ので、この現象により、等価的にオフセット電荷が発生
するため、信号入力端子101 のリセット時の初期電位
が、比較回路としての釣り合い点（ＶＲＥＦ）からずれ
てしまうという問題がある。
に、リセットスイッチ104 の制御端子114 と信号入力端
子101 との間に存在する寄生容量成分に存在する電荷
と、リセットスイッチ104 のチャネルを形成する電荷と
が、リセット動作に伴い信号入力端子101 に押し出され
ることになる。これはフィードスルー現象と称されるも
ので、この現象により、等価的にオフセット電荷が発生
するため、信号入力端子101 のリセット時の初期電位
が、比較回路としての釣り合い点（ＶＲＥＦ）からずれ
てしまうという問題がある。
【００１５】本発明は、従来の比較回路における上記問
題点を解消するためになされたもので、入力用容量素子
の電荷をリセットする際に生じる熱雑音、及びフィード
スルーによるオフセットを低減して、高精度の比較動作
が可能な比較回路を提供することを目的とする。
題点を解消するためになされたもので、入力用容量素子
の電荷をリセットする際に生じる熱雑音、及びフィード
スルーによるオフセットを低減して、高精度の比較動作
が可能な比較回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、オペアンプと、一端が前記オペアンプの
負入力端子に接続され他端が接地された入力用第１の容
量素子と、前記オペアンプの出力端子と前記オペアンプ
の負入力端子を結ぶ第１の帰還回路中に設けた第１のリ
セットスイッチとを有する比較回路において、前記第１
の帰還回路に並列に、前記オペアンプの出力端子と前記
オペアンプの負入力端子を結ぶ、前記第１のリセットス
イッチとは別個の第２のリセットスイッチと前記第１の
容量素子とは別個の第２の容量素子との直列接続回路か
らなる第２の帰還回路を、少なくとも一つ以上備えてい
ることを特徴とするものである。
め、本発明は、オペアンプと、一端が前記オペアンプの
負入力端子に接続され他端が接地された入力用第１の容
量素子と、前記オペアンプの出力端子と前記オペアンプ
の負入力端子を結ぶ第１の帰還回路中に設けた第１のリ
セットスイッチとを有する比較回路において、前記第１
の帰還回路に並列に、前記オペアンプの出力端子と前記
オペアンプの負入力端子を結ぶ、前記第１のリセットス
イッチとは別個の第２のリセットスイッチと前記第１の
容量素子とは別個の第２の容量素子との直列接続回路か
らなる第２の帰還回路を、少なくとも一つ以上備えてい
ることを特徴とするものである。
【００１７】このように構成された比較回路において、
入力用の第１の容量素子のリセット時に、第１のリセッ
トスイッチと第２のリセットスイッチとを同時に閉じ、
次いで第１のリセットスイッチを開いた後、第２のリセ
ットスイッチを開くようにする。これにより、リセット
スイッチのスイッチング動作において発生するリセット
雑音やリセットスイッチのフィードスルー現象によるリ
セット電位の変動を抑圧することが可能となり、入力用
容量素子の高精度な初期化が可能となり、高精度の比較
動作が可能となる。
入力用の第１の容量素子のリセット時に、第１のリセッ
トスイッチと第２のリセットスイッチとを同時に閉じ、
次いで第１のリセットスイッチを開いた後、第２のリセ
ットスイッチを開くようにする。これにより、リセット
スイッチのスイッチング動作において発生するリセット
雑音やリセットスイッチのフィードスルー現象によるリ
セット電位の変動を抑圧することが可能となり、入力用
容量素子の高精度な初期化が可能となり、高精度の比較
動作が可能となる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は、本発明に係る比較回路の第１の実
施の形態の概略構成を示す回路構成図であり、図７に示
した従来例と同一又は対応する構成要素には同一符号を
付して示している。この実施の形態においては、従来例
と同様に、図１に示すように、信号入力端子101 は容量
Ｃ1 を介して接地電位に接続されると共に、オペアンプ
回路130 の負入力端子（−）に接続される。また、オペ
アンプ回路130 の負入力端子（−）、すなわち信号入力
端子101 とオペアンプ回路130 の出力端子とは、第１の
リセットスイッチ104 を介して接続されている。
て説明する。図１は、本発明に係る比較回路の第１の実
施の形態の概略構成を示す回路構成図であり、図７に示
した従来例と同一又は対応する構成要素には同一符号を
付して示している。この実施の形態においては、従来例
と同様に、図１に示すように、信号入力端子101 は容量
Ｃ1 を介して接地電位に接続されると共に、オペアンプ
回路130 の負入力端子（−）に接続される。また、オペ
アンプ回路130 の負入力端子（−）、すなわち信号入力
端子101 とオペアンプ回路130 の出力端子とは、第１の
リセットスイッチ104 を介して接続されている。
【００１９】本実施の形態においては、第１のリセット
スイッチ104 と並列に、第２のリセットスイッチ105 と
帰還容量Ｃ2 とで構成される帰還回路150 が接続され
る。そして、第１のリセットスイッチ104 の制御端子11
4 には、第１のリセットパルスφＲＳ1 が印加され、第
２のリセットスイッチ105 の制御端子115 には第２のリ
セットパルスφＲＳ2 が印加される。また、第２のリセ
ットスイッチ105 と帰還容量Ｃ2 と接続する端子200 と
接地電位との間には、容量Ｃ3 が接続されている。この
容量Ｃ3 は、次の動作説明で述べるように、時刻ｔ３で
端子200 に発生する熱雑音を低減するために設けられて
いるものである。なお、オペアンプ回路130 の正入力端
子（＋）には、基準電圧ＶＲＥＦが入力されるようにな
されており、また、次の動作説明で述べるタイミングで
第１及び第２のリセットパルスφＲＳ1 ，φＲＳ2 を出
力させるための、図示しない一般的な論理回路などで構
成されるそれ自体は公知なものと略同様の制御回路を備
えている。以上が、本発明に係る比較回路の第１の実施
の形態の構成である。
スイッチ104 と並列に、第２のリセットスイッチ105 と
帰還容量Ｃ2 とで構成される帰還回路150 が接続され
る。そして、第１のリセットスイッチ104 の制御端子11
4 には、第１のリセットパルスφＲＳ1 が印加され、第
２のリセットスイッチ105 の制御端子115 には第２のリ
セットパルスφＲＳ2 が印加される。また、第２のリセ
ットスイッチ105 と帰還容量Ｃ2 と接続する端子200 と
接地電位との間には、容量Ｃ3 が接続されている。この
容量Ｃ3 は、次の動作説明で述べるように、時刻ｔ３で
端子200 に発生する熱雑音を低減するために設けられて
いるものである。なお、オペアンプ回路130 の正入力端
子（＋）には、基準電圧ＶＲＥＦが入力されるようにな
されており、また、次の動作説明で述べるタイミングで
第１及び第２のリセットパルスφＲＳ1 ，φＲＳ2 を出
力させるための、図示しない一般的な論理回路などで構
成されるそれ自体は公知なものと略同様の制御回路を備
えている。以上が、本発明に係る比較回路の第１の実施
の形態の構成である。
【００２０】次に、図２に示すタイミング図を用いて、
上記のように構成されている第１の実施の形態に係る比
較回路の動作及び駆動方法について説明する。図２のタ
イミング図は、第１のリセットスイッチ104 の制御端子
114 ，及び第２のリセットスイッチ105 の制御端子115
に印加されるリセットパルスφＲＳ1 ，φＲＳ2 、並び
に信号入力端子101 の電位ＶＩＮを、動作シーケンスに
沿って時系列的に示したものである。また、ここでは、
説明を簡単にするために、第１のリセットスイッチ104
及び第２のリセットスイッチ105 は、リセットパルスφ
ＲＳ1 及びφＲＳ2 がそれぞれ正論理のときに閉じるも
のとしている。
上記のように構成されている第１の実施の形態に係る比
較回路の動作及び駆動方法について説明する。図２のタ
イミング図は、第１のリセットスイッチ104 の制御端子
114 ，及び第２のリセットスイッチ105 の制御端子115
に印加されるリセットパルスφＲＳ1 ，φＲＳ2 、並び
に信号入力端子101 の電位ＶＩＮを、動作シーケンスに
沿って時系列的に示したものである。また、ここでは、
説明を簡単にするために、第１のリセットスイッチ104
及び第２のリセットスイッチ105 は、リセットパルスφ
ＲＳ1 及びφＲＳ2 がそれぞれ正論理のときに閉じるも
のとしている。
【００２１】まず、時刻ｔ1 以前の初期状態では、信号
入力端子101 の電位ＶＩＮは任意の電位となっている。
時刻ｔ1 においてリセットパルスφＲＳ1 及びφＲＳ2
が正論理となると、第１のリセットスイッチ104 及び第
２のリセットスイッチ105 が共に閉じられることによ
り、オペアンプ回路130 の出力端子と負入力端子（−）
とがショートされる状態となる。これにより、オペアン
プ回路130 はアナログバッファ回路として動作するた
め、信号入力端子101 の電位ＶＩＮは有限のランピング
期間を経て基準電圧ＶＲＥＦに設定される。
入力端子101 の電位ＶＩＮは任意の電位となっている。
時刻ｔ1 においてリセットパルスφＲＳ1 及びφＲＳ2
が正論理となると、第１のリセットスイッチ104 及び第
２のリセットスイッチ105 が共に閉じられることによ
り、オペアンプ回路130 の出力端子と負入力端子（−）
とがショートされる状態となる。これにより、オペアン
プ回路130 はアナログバッファ回路として動作するた
め、信号入力端子101 の電位ＶＩＮは有限のランピング
期間を経て基準電圧ＶＲＥＦに設定される。
【００２２】次に、時刻ｔ2 においてリセットパルスφ
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、信号入力端子101 の電位ＶＩＮに
は、第１のリセットスイッチ104 のスイッチング動作に
伴う熱雑音が発生する。この熱雑音は、信号入力端子10
1 の対接地容量値に対して発生する。ここで、時刻ｔ2
では第２のリセットスイッチ105 は閉じているため、容
量Ｃ2 も接地容量とみなせる。したがって、時刻ｔ2 に
おいて発生する熱雑音ΔＶＩＮ（ｔ＝ｔ2 ）は、Ｃ2 ≪
Ｃ3 とすると、次式（２）で表される。
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、信号入力端子101 の電位ＶＩＮに
は、第１のリセットスイッチ104 のスイッチング動作に
伴う熱雑音が発生する。この熱雑音は、信号入力端子10
1 の対接地容量値に対して発生する。ここで、時刻ｔ2
では第２のリセットスイッチ105 は閉じているため、容
量Ｃ2 も接地容量とみなせる。したがって、時刻ｔ2 に
おいて発生する熱雑音ΔＶＩＮ（ｔ＝ｔ2 ）は、Ｃ2 ≪
Ｃ3 とすると、次式（２）で表される。
【００２３】
【数２】
【００２４】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。実際の回路では、第１のリセットスイッチ10
4 の開閉に伴うフィードスルー現象の影響により、オフ
セット的な電位変化がこれに加わるが、ここでは説明を
簡単にするために、動作の説明からは省略している。
度である。実際の回路では、第１のリセットスイッチ10
4 の開閉に伴うフィードスルー現象の影響により、オフ
セット的な電位変化がこれに加わるが、ここでは説明を
簡単にするために、動作の説明からは省略している。
【００２５】ところで、時刻ｔ2 において発生した熱雑
音ΔＶＩＮ（ｔ＝ｔ2 ）は、オペアンプ回路130 の負入
力端子（−）に入力され、オペアンプ回路130 は発生し
たノイズ電荷に対して帰還容量Ｃ2 を介して補正動作を
行い、有限のランピング期間を経て、信号入力端子101
の端子電位ＶＩＮは再度、基準電圧ＶＲＥＦに戻され
る。
音ΔＶＩＮ（ｔ＝ｔ2 ）は、オペアンプ回路130 の負入
力端子（−）に入力され、オペアンプ回路130 は発生し
たノイズ電荷に対して帰還容量Ｃ2 を介して補正動作を
行い、有限のランピング期間を経て、信号入力端子101
の端子電位ＶＩＮは再度、基準電圧ＶＲＥＦに戻され
る。
【００２６】次に、信号入力端子101 の端子電位ＶＩＮ
が十分に基準電圧ＶＲＥＦに安定した後、時刻ｔ3 にお
いてリセットパルスφＲＳ2 を負論理に変化させて、第
２のリセットスイッチ105 を開き、信号入力端子101 の
リセット動作を完了する。
が十分に基準電圧ＶＲＥＦに安定した後、時刻ｔ3 にお
いてリセットパルスφＲＳ2 を負論理に変化させて、第
２のリセットスイッチ105 を開き、信号入力端子101 の
リセット動作を完了する。
【００２７】このリセット動作によっても、容量Ｃ2 と
第２のリセットスイッチ105 との間にある端子200 に、
次式（３）に示す熱雑音ΔＶ200(ｔ＝ｔ3 ）が発生し、
この熱雑音は容量Ｃ2 を介して信号入力端子101 にも伝
達される。
第２のリセットスイッチ105 との間にある端子200 に、
次式（３）に示す熱雑音ΔＶ200(ｔ＝ｔ3 ）が発生し、
この熱雑音は容量Ｃ2 を介して信号入力端子101 にも伝
達される。
【００２８】
【数３】
【００２９】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生する信
号入力端子101 の端子電位ＶＩＮの揺らぎΔＶＩＮ（ｔ
＝ｔ3 ）は、次式（４）となる。
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生する信
号入力端子101 の端子電位ＶＩＮの揺らぎΔＶＩＮ（ｔ
＝ｔ3 ）は、次式（４）となる。
【００３０】
【数４】
【００３１】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。以上が本発明に係る比較回路の第１の実施の
形態のリセット動作であり、時刻ｔ3 以降、本来の電荷
蓄積動作に入り、信号電荷を信号入力端子101 に入力す
るものである。
度である。以上が本発明に係る比較回路の第１の実施の
形態のリセット動作であり、時刻ｔ3 以降、本来の電荷
蓄積動作に入り、信号電荷を信号入力端子101 に入力す
るものである。
【００３２】次に、本実施の形態の特徴について説明す
る。図７に示した従来の比較回路では、蓄積容量Ｃ10に
対してリセット雑音が発生するため、（１）式で示した
（ｋＴ／Ｃ10）1/2 なるリセット雑音電圧が信号入力端
子のリセット時に発生するが、本実施の形態では、時刻
ｔ2 で発生したノイズ電圧を帰還回路を利用して補正
し、その後に帰還系を閉じることにより、（４）式に示
す値までリセット時のノイズ揺らぎを抑圧することが可
能になる。したがって、抑圧比は、（４）式／（２）式
から、次式（５）により表現される。
る。図７に示した従来の比較回路では、蓄積容量Ｃ10に
対してリセット雑音が発生するため、（１）式で示した
（ｋＴ／Ｃ10）1/2 なるリセット雑音電圧が信号入力端
子のリセット時に発生するが、本実施の形態では、時刻
ｔ2 で発生したノイズ電圧を帰還回路を利用して補正
し、その後に帰還系を閉じることにより、（４）式に示
す値までリセット時のノイズ揺らぎを抑圧することが可
能になる。したがって、抑圧比は、（４）式／（２）式
から、次式（５）により表現される。
【００３３】
【数５】
【００３４】例として、Ｃ1 ：Ｃ2 ：Ｃ3 ：Ｃ10＝５：
１：10：16，すなわち従来構成の比較回路の総容量値
と、本実施の形態の比較回路の総容量値が同じ場合につ
いて求めると、抑圧比は約５分の１となる。すなわち、
本実施の形態によれば総容量値を増やすことなく、ノイ
ズ電圧を抑えることができる。また、説明を簡単にする
ため、上記説明で省略した第１のリセットスイッチ104
のフィードスルーによる初期電位のオフセットも、リセ
ット雑音と同様に（５）式に示すような抑圧が可能とな
る。
１：10：16，すなわち従来構成の比較回路の総容量値
と、本実施の形態の比較回路の総容量値が同じ場合につ
いて求めると、抑圧比は約５分の１となる。すなわち、
本実施の形態によれば総容量値を増やすことなく、ノイ
ズ電圧を抑えることができる。また、説明を簡単にする
ため、上記説明で省略した第１のリセットスイッチ104
のフィードスルーによる初期電位のオフセットも、リセ
ット雑音と同様に（５）式に示すような抑圧が可能とな
る。
【００３５】したがって、本実施の形態に係る比較回路
においては、信号入力端子のリセット時に生じる熱雑音
のみならず、第１のリセットスイッチ104 のフィードス
ルー現象によるオフセット量の抑圧にも効果を有するも
のである。また、総容量値を増やす必要がないので、消
費電流を抑えることができ、更に回路を集積化する際
に、チップ面積を小さくできるという効果も有するので
ある。
においては、信号入力端子のリセット時に生じる熱雑音
のみならず、第１のリセットスイッチ104 のフィードス
ルー現象によるオフセット量の抑圧にも効果を有するも
のである。また、総容量値を増やす必要がないので、消
費電流を抑えることができ、更に回路を集積化する際
に、チップ面積を小さくできるという効果も有するので
ある。
【００３６】次に、第２の実施の形態について説明す
る。図３は、本発明に係る比較回路の第２の実施の形態
の概略構成を示す回路構成図であり、図１に示した第１
の実施の形態と同一又は対応する構成要素には、同一符
号を付して示している。この実施の形態では、図３に示
すように、容量Ｃ1 はオペアンプ回路130 の負入力端子
（−）と接地電位との間に接続され、オペアンプ回路13
0 の負入力端子（−）とオペアンプ回路130 の出力端子
とは、第１のリセットスイッチ104 を介して接続されて
いる。また、第１のリセットスイッチ104 と並列に、第
２のリセットスイッチ105 と帰還容量Ｃ2 とで構成され
る帰還回路150 が接続されている。そして、第２のリセ
ットスイッチ105 と帰還容量Ｃ2 とを接続する端子200
と接地電位との間には、容量Ｃ3 が接続されている。
る。図３は、本発明に係る比較回路の第２の実施の形態
の概略構成を示す回路構成図であり、図１に示した第１
の実施の形態と同一又は対応する構成要素には、同一符
号を付して示している。この実施の形態では、図３に示
すように、容量Ｃ1 はオペアンプ回路130 の負入力端子
（−）と接地電位との間に接続され、オペアンプ回路13
0 の負入力端子（−）とオペアンプ回路130 の出力端子
とは、第１のリセットスイッチ104 を介して接続されて
いる。また、第１のリセットスイッチ104 と並列に、第
２のリセットスイッチ105 と帰還容量Ｃ2 とで構成され
る帰還回路150 が接続されている。そして、第２のリセ
ットスイッチ105 と帰還容量Ｃ2 とを接続する端子200
と接地電位との間には、容量Ｃ3 が接続されている。
【００３７】また、本実施の形態では、基準電圧入力端
子141 は第３のリセットスイッチ106 を介して、信号入
力端子142 は第４のリセットスイッチ107 を介して、共
通にオペアンプ回路130 の正入力端子（＋）に接続され
ている。そして、第１のリセットスイッチ104 の制御端
子114 には第１のリセットパルスφＲＳ1 が、第２のリ
セットスイッチ105 の制御端子115 には第２のリセット
パルスφＲＳ2 が、第３のリセットスイッチ106 の制御
端子116 には第３のリセットパルスφＲＳ3 が、第４の
リセットスイッチ107 の制御端子117 には第４のリセッ
トパルスφＲＳ4 がそれぞれ印加されるようになってお
り、これらのリセットパルスは、図示しない一般的な論
理回路などで構成されるそれ自体は公知なものと略同様
の制御回路より、出力されるようになっている。以上
が、本発明に係る比較回路の第２の実施の形態の構成で
ある。
子141 は第３のリセットスイッチ106 を介して、信号入
力端子142 は第４のリセットスイッチ107 を介して、共
通にオペアンプ回路130 の正入力端子（＋）に接続され
ている。そして、第１のリセットスイッチ104 の制御端
子114 には第１のリセットパルスφＲＳ1 が、第２のリ
セットスイッチ105 の制御端子115 には第２のリセット
パルスφＲＳ2 が、第３のリセットスイッチ106 の制御
端子116 には第３のリセットパルスφＲＳ3 が、第４の
リセットスイッチ107 の制御端子117 には第４のリセッ
トパルスφＲＳ4 がそれぞれ印加されるようになってお
り、これらのリセットパルスは、図示しない一般的な論
理回路などで構成されるそれ自体は公知なものと略同様
の制御回路より、出力されるようになっている。以上
が、本発明に係る比較回路の第２の実施の形態の構成で
ある。
【００３８】次に、図４に示すタイミング図を用いて、
上記のように構成されている第２の実施の形態に係る比
較回路の動作及び駆動方法について説明する。図４のタ
イミング図は、第１のリセットスイッチ104 の制御端子
114 ，第２のリセットスイッチ105 の制御端子115 ，第
３のリセットスイッチ106 の制御端子116 ，及び第４の
リセットスイッチ107 の制御端子117 にそれぞれ印加さ
れるリセットパルスφＲＳ1 ，φＲＳ2 ，φＲＳ3 ，φ
ＲＳ4 と、オペアンプ回路130 の負入力端子（−）の電
位ＶＭを、動作シーケンスに沿って時系列的に示したも
のである。なお、ここでは、説明を簡単にするために、
第１のリセットスイッチ104 ，第２のリセットスイッチ
105 ，第３のリセットスイッチ106 及び第４のリセット
スイッチ107 は、リセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 がそれぞれ正論理のときに閉じるも
のとしている。
上記のように構成されている第２の実施の形態に係る比
較回路の動作及び駆動方法について説明する。図４のタ
イミング図は、第１のリセットスイッチ104 の制御端子
114 ，第２のリセットスイッチ105 の制御端子115 ，第
３のリセットスイッチ106 の制御端子116 ，及び第４の
リセットスイッチ107 の制御端子117 にそれぞれ印加さ
れるリセットパルスφＲＳ1 ，φＲＳ2 ，φＲＳ3 ，φ
ＲＳ4 と、オペアンプ回路130 の負入力端子（−）の電
位ＶＭを、動作シーケンスに沿って時系列的に示したも
のである。なお、ここでは、説明を簡単にするために、
第１のリセットスイッチ104 ，第２のリセットスイッチ
105 ，第３のリセットスイッチ106 及び第４のリセット
スイッチ107 は、リセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 がそれぞれ正論理のときに閉じるも
のとしている。
【００３９】まず、時刻ｔ1 以前の初期状態では、オペ
アンプ回路130 の負入力端子（−）の電位ＶＭは、任意
の電位となっている。時刻ｔ1 において、リセットパル
スφＲＳ1 ，φＲＳ2 ，φＲＳ3 が正論理となると、第
１のリセットスイッチ104 及び第２のリセットスイッチ
105 が共に閉じられることにより、オペアンプ回路130
の出力端子と負入力端子（−）とがショートされた状態
となり、オペアンプ回路130 はアナログバッファ回路と
して動作する。また、第３のリセットスイッチ106 も閉
じているので、オペアンプ回路130 の正入力端子（＋）
には基準電圧ＶＲＥＦが入力され、オペアンプ回路130
のアナログバッファ回路動作により、オペアンプ回路13
0 の負入力端子（−）の電位ＶＭは、有限のランピング
期間を経て基準電圧ＶＲＥＦに設定される。
アンプ回路130 の負入力端子（−）の電位ＶＭは、任意
の電位となっている。時刻ｔ1 において、リセットパル
スφＲＳ1 ，φＲＳ2 ，φＲＳ3 が正論理となると、第
１のリセットスイッチ104 及び第２のリセットスイッチ
105 が共に閉じられることにより、オペアンプ回路130
の出力端子と負入力端子（−）とがショートされた状態
となり、オペアンプ回路130 はアナログバッファ回路と
して動作する。また、第３のリセットスイッチ106 も閉
じているので、オペアンプ回路130 の正入力端子（＋）
には基準電圧ＶＲＥＦが入力され、オペアンプ回路130
のアナログバッファ回路動作により、オペアンプ回路13
0 の負入力端子（−）の電位ＶＭは、有限のランピング
期間を経て基準電圧ＶＲＥＦに設定される。
【００４０】次に、時刻ｔ2 においてリセットパルスφ
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、オペアンプ回路130 の負入力端子
（−）には、第１のリセットスイッチ104 のスイッチン
グ動作に伴う熱雑音が発生する。この熱雑音は、オペア
ンプ回路130 の負入力端子（−）の対接地容量値に対し
て発生する。ここで、時刻ｔ2 では第２のリセットスイ
ッチ105 は閉じているため、容量Ｃ2 も接地容量とみな
せる。したがって、時刻ｔ2 において発生する熱雑音Δ
ＶＭ（ｔ＝ｔ2 ）は、Ｃ2 ≪Ｃ3 とすると、次式（６）
で表される。
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、オペアンプ回路130 の負入力端子
（−）には、第１のリセットスイッチ104 のスイッチン
グ動作に伴う熱雑音が発生する。この熱雑音は、オペア
ンプ回路130 の負入力端子（−）の対接地容量値に対し
て発生する。ここで、時刻ｔ2 では第２のリセットスイ
ッチ105 は閉じているため、容量Ｃ2 も接地容量とみな
せる。したがって、時刻ｔ2 において発生する熱雑音Δ
ＶＭ（ｔ＝ｔ2 ）は、Ｃ2 ≪Ｃ3 とすると、次式（６）
で表される。
【００４１】
【数６】
【００４２】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。実際の回路では、第１のリセットスイッチ10
4 の開閉に伴うフィードスルー現象の影響により、オフ
セット的な電位変化がこれに加わるが、ここでは説明を
簡単にするために、動作の説明からは省略している。
度である。実際の回路では、第１のリセットスイッチ10
4 の開閉に伴うフィードスルー現象の影響により、オフ
セット的な電位変化がこれに加わるが、ここでは説明を
簡単にするために、動作の説明からは省略している。
【００４３】ところで、時刻ｔ2 において発生した熱雑
音ΔＶＭ（ｔ＝ｔ2 ）は、オペアンプ回路130 の負入力
端子（−）に入力され、オペアンプ回路130 は発生した
ノイズ電荷に対して帰還容量Ｃ2 を介して補正動作を行
い、有限のランピング期間を経て、オペアンプ回路130
の負入力端子（−）の電位ＶＭは再度、基準電圧ＶＲＥ
Ｆに戻される。
音ΔＶＭ（ｔ＝ｔ2 ）は、オペアンプ回路130 の負入力
端子（−）に入力され、オペアンプ回路130 は発生した
ノイズ電荷に対して帰還容量Ｃ2 を介して補正動作を行
い、有限のランピング期間を経て、オペアンプ回路130
の負入力端子（−）の電位ＶＭは再度、基準電圧ＶＲＥ
Ｆに戻される。
【００４４】次に、オペアンプ回路130 の負入力端子
（−）の電位ＶＭが十分に基準電圧ＶＲＥＦに安定した
後、時刻ｔ3 においてリセットパルスφＲＳ2 を負論理
に変化させて、第２のリセットスイッチ105 を開き、オ
ペアンプ回路130 の負入力端子（−）のリセット動作を
完了する。このとき、容量Ｃ1 により、オペアンプ回路
130 の負入力端子（−）には基準電圧ＶＲＥＦが保持さ
れている。
（−）の電位ＶＭが十分に基準電圧ＶＲＥＦに安定した
後、時刻ｔ3 においてリセットパルスφＲＳ2 を負論理
に変化させて、第２のリセットスイッチ105 を開き、オ
ペアンプ回路130 の負入力端子（−）のリセット動作を
完了する。このとき、容量Ｃ1 により、オペアンプ回路
130 の負入力端子（−）には基準電圧ＶＲＥＦが保持さ
れている。
【００４５】しかし、時刻ｔ3 におけるリセット動作に
よっても、容量Ｃ2 と第２のリセットスイッチ105 との
間にある端子200 に、次式（７）に示す熱雑音ΔＶ200
(ｔ＝ｔ3 ）が発生し、この熱雑音は容量Ｃ2 を介して
オペアンプ回路130 の負入力端子（−）にも伝達され
る。
よっても、容量Ｃ2 と第２のリセットスイッチ105 との
間にある端子200 に、次式（７）に示す熱雑音ΔＶ200
(ｔ＝ｔ3 ）が発生し、この熱雑音は容量Ｃ2 を介して
オペアンプ回路130 の負入力端子（−）にも伝達され
る。
【００４６】
【数７】
【００４７】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生するオ
ペアンプ回路130 の負入力端子（−）の電位ＶＭの揺ら
ぎΔＶＭ（ｔ＝ｔ3 ）は、次式（８）となる。
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生するオ
ペアンプ回路130 の負入力端子（−）の電位ＶＭの揺ら
ぎΔＶＭ（ｔ＝ｔ3 ）は、次式（８）となる。
【００４８】
【数８】
【００４９】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。以上が本発明に係る比較回路の第２の実施の
形態のリセット動作であり、時刻ｔ3 以降、時刻ｔ4 に
おいてリセットパルスφＲＳ3 を負論理に変化させて、
第３のリセットスイッチ106を開き、時刻ｔ5 において
リセットパルスφＲＳ4 を正論理に変化させて、第４の
リセットスイッチ107 を閉じ、オペアンプ回路130 の正
入力端子（＋）に信号を印加して、比較動作を行うもの
である。
度である。以上が本発明に係る比較回路の第２の実施の
形態のリセット動作であり、時刻ｔ3 以降、時刻ｔ4 に
おいてリセットパルスφＲＳ3 を負論理に変化させて、
第３のリセットスイッチ106を開き、時刻ｔ5 において
リセットパルスφＲＳ4 を正論理に変化させて、第４の
リセットスイッチ107 を閉じ、オペアンプ回路130 の正
入力端子（＋）に信号を印加して、比較動作を行うもの
である。
【００５０】ここで、第３のリセットスイッチ106 と第
４のリセットスイッチ107 の開閉タイミングをずらして
いるのは、第３のリセットスイッチ及び第４のリセット
スイッチが共に閉じて、基準電圧と入力信号が短絡する
のを確実に防ぐためである。
４のリセットスイッチ107 の開閉タイミングをずらして
いるのは、第３のリセットスイッチ及び第４のリセット
スイッチが共に閉じて、基準電圧と入力信号が短絡する
のを確実に防ぐためである。
【００５１】上記（４）式と（８）式から明らかなよう
に、第２の実施の形態においても、第１の実施の形態と
同等のレベルまでノイズ電圧を抑えることができること
がわかる。また、説明を簡単にするため、上記説明で省
略したリセットスイッチ104のフィードスルーによる初
期電位のオフセットも、第１の実施の形態と同様に抑圧
することが可能となる。
に、第２の実施の形態においても、第１の実施の形態と
同等のレベルまでノイズ電圧を抑えることができること
がわかる。また、説明を簡単にするため、上記説明で省
略したリセットスイッチ104のフィードスルーによる初
期電位のオフセットも、第１の実施の形態と同様に抑圧
することが可能となる。
【００５２】次に、第３の実施の形態について説明す
る。図５は、本発明に係る比較回路の第３の実施の形態
の概略構成を示す回路構成図である。本実施の形態にお
いては、図５に示すように、容量Ｃ1 はオペアンプ回路
130 の負入力端子（−）と接地電位との間に接続され、
オペアンプ回路130 の負入力端子（−）とオペアンプ回
路130 の出力端子とは、第１のリセットスイッチ104 を
介して接続されている。また、第１のリセットスイッチ
104 と並列に、第２のリセットスイッチ105 と帰還容量
Ｃ2 とで構成される帰還回路150 が接続される。そし
て、第２のリセットスイッチ105 と帰還容量Ｃ2 とを接
続する端子200 と接地電位との間には、容量Ｃ3 が接続
されている。
る。図５は、本発明に係る比較回路の第３の実施の形態
の概略構成を示す回路構成図である。本実施の形態にお
いては、図５に示すように、容量Ｃ1 はオペアンプ回路
130 の負入力端子（−）と接地電位との間に接続され、
オペアンプ回路130 の負入力端子（−）とオペアンプ回
路130 の出力端子とは、第１のリセットスイッチ104 を
介して接続されている。また、第１のリセットスイッチ
104 と並列に、第２のリセットスイッチ105 と帰還容量
Ｃ2 とで構成される帰還回路150 が接続される。そし
て、第２のリセットスイッチ105 と帰還容量Ｃ2 とを接
続する端子200 と接地電位との間には、容量Ｃ3 が接続
されている。
【００５３】また、本実施の形態においては、基準電圧
入力端子141 は第３のリセットスイッチ106 を介して、
信号入力端子142 は第４のリセットスイッチ107 を介し
て、共通に容量Ｃ4 の一端に接続され、容量Ｃ4 の他端
はオペアンプ回路130 の正入力端子（＋）に接続されて
いる。更に、参照電圧ＶＢは、第５のリセットスイッチ
108 を介してオペアンプ回路130 の正入力端子（＋）に
接続されている。
入力端子141 は第３のリセットスイッチ106 を介して、
信号入力端子142 は第４のリセットスイッチ107 を介し
て、共通に容量Ｃ4 の一端に接続され、容量Ｃ4 の他端
はオペアンプ回路130 の正入力端子（＋）に接続されて
いる。更に、参照電圧ＶＢは、第５のリセットスイッチ
108 を介してオペアンプ回路130 の正入力端子（＋）に
接続されている。
【００５４】そして、第１のリセットスイッチ104 の制
御端子114 には第１のリセットパルスφＲＳ1 が、第２
のリセットスイッチ105 の制御端子115 には第２のリセ
ットパルスφＲＳ2 が、第３のリセットスイッチ106 の
制御端子116 には第３のリセットパルスφＲＳ3 が、第
４のリセットスイッチ107 の制御端子117 には第４のリ
セットパルスφＲＳ4 が、第５のリセットスイッチ108
の制御端子118 には第５のリセットパルスφＲＳ5 がそ
れぞれ印加されてるようになっており、これらの各リセ
ットパルスは、図示しない一般的な論理回路などで構成
されるそれ自体は公知なものと略同様の制御回路から、
出力されるようになっている。以上が、本発明に係る比
較回路の第３の実施の形態の構成である。
御端子114 には第１のリセットパルスφＲＳ1 が、第２
のリセットスイッチ105 の制御端子115 には第２のリセ
ットパルスφＲＳ2 が、第３のリセットスイッチ106 の
制御端子116 には第３のリセットパルスφＲＳ3 が、第
４のリセットスイッチ107 の制御端子117 には第４のリ
セットパルスφＲＳ4 が、第５のリセットスイッチ108
の制御端子118 には第５のリセットパルスφＲＳ5 がそ
れぞれ印加されてるようになっており、これらの各リセ
ットパルスは、図示しない一般的な論理回路などで構成
されるそれ自体は公知なものと略同様の制御回路から、
出力されるようになっている。以上が、本発明に係る比
較回路の第３の実施の形態の構成である。
【００５５】次に、図６に示すタイミング図を用いて、
第３の実施の形態に係る比較回路の動作及び駆動方法に
ついて説明する。図６のタイミング図は、第１のリセッ
トスイッチ104 の制御端子114 ，第２のリセットスイッ
チ105 の制御端子115 ，第３のリセットスイッチ106 の
制御端子116 ，第４のリセットスイッチ107 の制御端子
117 ，第５のリセットスイッチ108 の制御端子118 にそ
れぞれ印加されるリセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 ，φＲＳ5 と、オペアンプ回路130
の負入力端子（−）の電位ＶＭを、動作シーケンスに沿
って時系列的に示したものである。なお、ここでは、説
明を簡単にするために、第１のリセットスイッチ104 ，
第２のリセットスイッチ105 ，第３のリセットスイッチ
106 、第４のリセットスイッチ107 及び第５のリセット
スイッチ108 は、リセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 ，φＲＳ5 がそれぞれ正論理のとき
に閉じるものとしている。
第３の実施の形態に係る比較回路の動作及び駆動方法に
ついて説明する。図６のタイミング図は、第１のリセッ
トスイッチ104 の制御端子114 ，第２のリセットスイッ
チ105 の制御端子115 ，第３のリセットスイッチ106 の
制御端子116 ，第４のリセットスイッチ107 の制御端子
117 ，第５のリセットスイッチ108 の制御端子118 にそ
れぞれ印加されるリセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 ，φＲＳ5 と、オペアンプ回路130
の負入力端子（−）の電位ＶＭを、動作シーケンスに沿
って時系列的に示したものである。なお、ここでは、説
明を簡単にするために、第１のリセットスイッチ104 ，
第２のリセットスイッチ105 ，第３のリセットスイッチ
106 、第４のリセットスイッチ107 及び第５のリセット
スイッチ108 は、リセットパルスφＲＳ1 ，φＲＳ2 ，
φＲＳ3 ，φＲＳ4 ，φＲＳ5 がそれぞれ正論理のとき
に閉じるものとしている。
【００５６】まず、時刻ｔ1 以前の初期状態では、オペ
アンプ回路130 の負入力端子（−）の電位ＶＭは、任意
の電位となっている。時刻ｔ1 において、リセットパル
スφＲＳ1 ，φＲＳ2 ，φＲＳ3 ，φＲＳ5 が正論理に
なると、第１のリセットスイッチ104 と第２のリセット
スイッチ105 が共に閉じられることにより、オペアンプ
回路130 の出力端子と負入力端子（−）とがショートさ
れた状態となり、オペアンプ回路130 はアナログバッフ
ァ回路として動作する。また、第５のリセットスイッチ
108 が閉じられることにより、オペアンプ回路130 の正
入力端子（＋）には参照電圧ＶＢが印加され、オペアン
プ回路130 のアナログバッファ回路動作により、オペア
ンプ回路130 の負入力端子（−）の電位ＶＭは、有限の
ランピング期間を経て参照電圧ＶＢに設定される。ま
た、第３のリセットスイッチ106 が閉じられることによ
り、容量Ｃ4 には差電圧（ＶＲＥＦ−ＶＢ）に応じた電
荷が蓄積される。
アンプ回路130 の負入力端子（−）の電位ＶＭは、任意
の電位となっている。時刻ｔ1 において、リセットパル
スφＲＳ1 ，φＲＳ2 ，φＲＳ3 ，φＲＳ5 が正論理に
なると、第１のリセットスイッチ104 と第２のリセット
スイッチ105 が共に閉じられることにより、オペアンプ
回路130 の出力端子と負入力端子（−）とがショートさ
れた状態となり、オペアンプ回路130 はアナログバッフ
ァ回路として動作する。また、第５のリセットスイッチ
108 が閉じられることにより、オペアンプ回路130 の正
入力端子（＋）には参照電圧ＶＢが印加され、オペアン
プ回路130 のアナログバッファ回路動作により、オペア
ンプ回路130 の負入力端子（−）の電位ＶＭは、有限の
ランピング期間を経て参照電圧ＶＢに設定される。ま
た、第３のリセットスイッチ106 が閉じられることによ
り、容量Ｃ4 には差電圧（ＶＲＥＦ−ＶＢ）に応じた電
荷が蓄積される。
【００５７】次に、時刻ｔ2 においてリセットパルスφ
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、オペアンプ回路130 の負入力端子
（−）には、第１のリセットスイッチ104 のスイッチン
グ動作に伴う熱雑音が発生する。この熱雑音は、オペア
ンプ回路130 の負入力端子（−）の対接地容量値に対し
て発生する。ここで、時刻ｔ2 では第２のリセットスイ
ッチ105 は閉じているため、容量Ｃ2 も接地容量とみな
せる。したがって、時刻ｔ2 に発生する熱雑音ΔＶＭ
（ｔ＝ｔ2 ）は、Ｃ2 ≪Ｃ3 とすると、次式（９）で表
される。
ＲＳ1 のみを負論理に変化させて、第１のリセットスイ
ッチ104 が開くと、オペアンプ回路130 の負入力端子
（−）には、第１のリセットスイッチ104 のスイッチン
グ動作に伴う熱雑音が発生する。この熱雑音は、オペア
ンプ回路130 の負入力端子（−）の対接地容量値に対し
て発生する。ここで、時刻ｔ2 では第２のリセットスイ
ッチ105 は閉じているため、容量Ｃ2 も接地容量とみな
せる。したがって、時刻ｔ2 に発生する熱雑音ΔＶＭ
（ｔ＝ｔ2 ）は、Ｃ2 ≪Ｃ3 とすると、次式（９）で表
される。
【００５８】
【数９】
【００５９】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。ところで、時刻ｔ2 において発生した熱雑音
は、オペアンプ回路130 の負入力端子（−）に入力さ
れ、オペアンプ回路130 は発生したノイズ電荷に対して
帰還容量Ｃ2 を介して補正動作を行い、有限のランピン
グ期間を経て、オペアンプ回路130 の負入力端子（−）
の電位ＶＭは再度、参照電圧ＶＢに戻される。
度である。ところで、時刻ｔ2 において発生した熱雑音
は、オペアンプ回路130 の負入力端子（−）に入力さ
れ、オペアンプ回路130 は発生したノイズ電荷に対して
帰還容量Ｃ2 を介して補正動作を行い、有限のランピン
グ期間を経て、オペアンプ回路130 の負入力端子（−）
の電位ＶＭは再度、参照電圧ＶＢに戻される。
【００６０】次に、オペアンプ回路130 の負入力端子
（−）の電位ＶＭが十分に参照電圧ＶＢに安定した後、
時刻ｔ3 においてリセットパルスφＲＳ2 を負論理に変
化させて、第２のリセットスイッチ105 を開き、オペア
ンプ回路130 の負入力端子（−）のリセット動作を完了
する。このとき、容量Ｃ1 により、オペアンプ回路130
の負入力端子（−）には参照電圧ＶＢが保持されてい
る。
（−）の電位ＶＭが十分に参照電圧ＶＢに安定した後、
時刻ｔ3 においてリセットパルスφＲＳ2 を負論理に変
化させて、第２のリセットスイッチ105 を開き、オペア
ンプ回路130 の負入力端子（−）のリセット動作を完了
する。このとき、容量Ｃ1 により、オペアンプ回路130
の負入力端子（−）には参照電圧ＶＢが保持されてい
る。
【００６１】しかし、時刻ｔ3 におけるリセット動作に
よっても、容量Ｃ2 と第２のリセットスイッチ105 との
間にある端子200 に、次式（10）に示す熱雑音ΔＶ200
(ｔ＝ｔ3 ）が発生し、この熱雑音は容量Ｃ2 を介して
オペアンプ回路130 の負入力端子（−）にも伝達され
る。
よっても、容量Ｃ2 と第２のリセットスイッチ105 との
間にある端子200 に、次式（10）に示す熱雑音ΔＶ200
(ｔ＝ｔ3 ）が発生し、この熱雑音は容量Ｃ2 を介して
オペアンプ回路130 の負入力端子（−）にも伝達され
る。
【００６２】
【数10】
【００６３】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生するオ
ペアンプ回路130 の負入力端子（−）の電位ＶＭの揺ら
ぎΔＶＭ（ｔ＝ｔ3 ）は、次式（11）となる。
度である。端子200 から見ると、容量Ｃ2 と容量Ｃ1 と
が直列に接続されている関係から、以上の一連のリセッ
ト動作によって、最終的に時刻ｔ3 において発生するオ
ペアンプ回路130 の負入力端子（−）の電位ＶＭの揺ら
ぎΔＶＭ（ｔ＝ｔ3 ）は、次式（11）となる。
【００６４】
【数11】
【００６５】ここで、ｋはボルツマン定数、Ｔは絶対温
度である。以上が本発明に係る比較回路の第３の実施の
形態のリセット動作である。時刻ｔ3 以降、時刻ｔ4 に
おいてリセットパルスφＲＳ3 及びリセットパルスφＲ
Ｓ5 を負論理に変化させて、第３のリセットスイッチ10
6 及び第５のリセットスイッチ108 を開くことにより、
容量Ｃ4 に（ＶＲＥＦ−ＶＢ）に対応した電荷が保持さ
れ、時刻ｔ5 においてリセットパルスφＲＳ4 を正論理
に変化させて、第４のリセットスイッチ107 を閉じるこ
とにより、オペアンプ回路130 の正入力端子（＋）の電
位ＶＰには、（ＶＩＮ−ＶＲＥＦ＋ＶＢ）なる電圧が印
加され、比較動作が行われる。
度である。以上が本発明に係る比較回路の第３の実施の
形態のリセット動作である。時刻ｔ3 以降、時刻ｔ4 に
おいてリセットパルスφＲＳ3 及びリセットパルスφＲ
Ｓ5 を負論理に変化させて、第３のリセットスイッチ10
6 及び第５のリセットスイッチ108 を開くことにより、
容量Ｃ4 に（ＶＲＥＦ−ＶＢ）に対応した電荷が保持さ
れ、時刻ｔ5 においてリセットパルスφＲＳ4 を正論理
に変化させて、第４のリセットスイッチ107 を閉じるこ
とにより、オペアンプ回路130 の正入力端子（＋）の電
位ＶＰには、（ＶＩＮ−ＶＲＥＦ＋ＶＢ）なる電圧が印
加され、比較動作が行われる。
【００６６】ここで、第３のリセットスイッチ106 と第
４のリセットスイッチ107 の開閉タイミングをずらして
いるのは、第３のリセットスイッチ及び第４のリセット
スイッチが共に閉じて、基準電圧と入力信号が短絡する
のを確実に防ぐためである。
４のリセットスイッチ107 の開閉タイミングをずらして
いるのは、第３のリセットスイッチ及び第４のリセット
スイッチが共に閉じて、基準電圧と入力信号が短絡する
のを確実に防ぐためである。
【００６７】上記（11）式より明らかなように、本実施
の形態では、第１の実施の形態と同等の効果を有するこ
とがわかる。また、第１の実施の形態の効果に加えて、
次に示す効果を有するものである。すなわち、基準電圧
ＶＲＥＦと入力信号ＶＩＮを直接比較せず、その差電圧
を比較するので、基準電圧ＶＲＥＦと入力信号ＶＩＮが
オペアンプの入力範囲を超えていても、比較動作を行う
ことが可能となる。
の形態では、第１の実施の形態と同等の効果を有するこ
とがわかる。また、第１の実施の形態の効果に加えて、
次に示す効果を有するものである。すなわち、基準電圧
ＶＲＥＦと入力信号ＶＩＮを直接比較せず、その差電圧
を比較するので、基準電圧ＶＲＥＦと入力信号ＶＩＮが
オペアンプの入力範囲を超えていても、比較動作を行う
ことが可能となる。
【００６８】以上、実施の形態に基づいて説明したよう
に、本発明は、蓄積用（入力用）の容量素子に電荷を入
力して電圧を比較する比較回路において、入力用容量素
子をオペアンプの負入力端子に接続すると共に、前記オ
ペアンプの出力端子と該オペアンプの負入力端子との間
に第１のリセットスイッチを設け、また、帰還容量素子
と第２のリセットスイッチとを直列に接続した帰還回路
を前記第１のリセットスイッチと並列して設けている。
そして、前記入力用容量素子のリセット時には、前記第
１のリセットスイッチと前記第２のリセットスイッチと
を同時に閉じ、次いで、前記第１のリセットスイッチを
開いた後、前記第２のリセットスイッチを開くように構
成している。
に、本発明は、蓄積用（入力用）の容量素子に電荷を入
力して電圧を比較する比較回路において、入力用容量素
子をオペアンプの負入力端子に接続すると共に、前記オ
ペアンプの出力端子と該オペアンプの負入力端子との間
に第１のリセットスイッチを設け、また、帰還容量素子
と第２のリセットスイッチとを直列に接続した帰還回路
を前記第１のリセットスイッチと並列して設けている。
そして、前記入力用容量素子のリセット時には、前記第
１のリセットスイッチと前記第２のリセットスイッチと
を同時に閉じ、次いで、前記第１のリセットスイッチを
開いた後、前記第２のリセットスイッチを開くように構
成している。
【００６９】これにより、本発明に係る比較回路は、ス
イッチング動作において発生するリセット雑音やリセッ
トスイッチのフィードスルー現象によるリセット電位の
変動を抑圧することが可能となり、入力用容量素子の高
精度な初期化が可能になると共に、高精度な比較動作が
可能になる。
イッチング動作において発生するリセット雑音やリセッ
トスイッチのフィードスルー現象によるリセット電位の
変動を抑圧することが可能となり、入力用容量素子の高
精度な初期化が可能になると共に、高精度な比較動作が
可能になる。
【００７０】また、上記各実施の形態では、従来の比較
回路に、帰還容量とリセットスイッチを直列に接続して
なる帰還回路150 を一つ追加した例を示したが、追加す
る帰還回路の数は一つとは限らず、二つ以上の帰還回路
を追加した場合であっても、本発明に係る技術的思想に
基づいて、同様の効果を奏する比較回路を構成すること
ができる。すなわち、図１，図３，図５の帰還回路150
と同じ構成の帰還回路を、帰還回路150 と並列に複数接
続した場合であっても、同様の効果を奏する比較回路を
構成することができる。
回路に、帰還容量とリセットスイッチを直列に接続して
なる帰還回路150 を一つ追加した例を示したが、追加す
る帰還回路の数は一つとは限らず、二つ以上の帰還回路
を追加した場合であっても、本発明に係る技術的思想に
基づいて、同様の効果を奏する比較回路を構成すること
ができる。すなわち、図１，図３，図５の帰還回路150
と同じ構成の帰還回路を、帰還回路150 と並列に複数接
続した場合であっても、同様の効果を奏する比較回路を
構成することができる。
【００７１】なお、上記各実施の形態を示した本明細書
には、特許請求の範囲の請求項１乃至３に示した発明以
外にも、以下に付記１として示すような発明が開示され
ている。 （付記１）信号入力端子に接続された蓄積用の容量素子
に電荷を入力して、前記信号入力端子の電圧をオペアン
プを用いて基準電圧と比較する比較回路において、前記
信号入力端子に負入力端子が接続された前記オペアンプ
の出力端子と前記信号入力端子との間に設けられる第１
のリセットスイッチと、該第１のリセットスイッチと並
列して設けられる帰還容量と第２のリセットスイッチと
を直列に接続した帰還回路を有し、前記オペアンプの正
入力端子に基準電圧が印加され、前記信号入力端子のリ
セット時には前記第１のリセットスイッチと前記第２の
リセットスイッチとを同時に閉じ、次いで、前記第１の
リセットスイッチを開いた後に、前記第２のリセットス
イッチを開くことにより、前記第１のリセットスイッチ
のスイッチング動作により発生するリセット雑音やリセ
ットスイッチのフィードスルー現象を抑圧させるように
構成したことを特徴とする比較回路。
には、特許請求の範囲の請求項１乃至３に示した発明以
外にも、以下に付記１として示すような発明が開示され
ている。 （付記１）信号入力端子に接続された蓄積用の容量素子
に電荷を入力して、前記信号入力端子の電圧をオペアン
プを用いて基準電圧と比較する比較回路において、前記
信号入力端子に負入力端子が接続された前記オペアンプ
の出力端子と前記信号入力端子との間に設けられる第１
のリセットスイッチと、該第１のリセットスイッチと並
列して設けられる帰還容量と第２のリセットスイッチと
を直列に接続した帰還回路を有し、前記オペアンプの正
入力端子に基準電圧が印加され、前記信号入力端子のリ
セット時には前記第１のリセットスイッチと前記第２の
リセットスイッチとを同時に閉じ、次いで、前記第１の
リセットスイッチを開いた後に、前記第２のリセットス
イッチを開くことにより、前記第１のリセットスイッチ
のスイッチング動作により発生するリセット雑音やリセ
ットスイッチのフィードスルー現象を抑圧させるように
構成したことを特徴とする比較回路。
【００７２】
【発明の効果】以上、実施の形態に基づいて説明したよ
うに、本発明によれば、入力用容量素子の電位をリセッ
トする際に生じる熱雑音及びフィードスルー現象による
オフセットを低減して、高精度の比較動作が可能となる
比較回路を提供することができる。
うに、本発明によれば、入力用容量素子の電位をリセッ
トする際に生じる熱雑音及びフィードスルー現象による
オフセットを低減して、高精度の比較動作が可能となる
比較回路を提供することができる。
【図１】本発明に係る比較回路の第１の実施の形態の概
略構成を示す回路構成図である。
略構成を示す回路構成図である。
【図２】図１に示した第１の実施の形態の動作及び駆動
方法を説明するためのタイミング図である。
方法を説明するためのタイミング図である。
【図３】本発明に係る比較回路の第２の実施の形態の概
略構成を示す回路構成図である。
略構成を示す回路構成図である。
【図４】図３に示した第２の実施の形態の動作及び駆動
方法を説明するためのタイミング図である。
方法を説明するためのタイミング図である。
【図５】本発明に係る比較回路の第３の実施の形態の概
略構成を示す回路構成図である。
略構成を示す回路構成図である。
【図６】図５に示した第３の実施の形態の動作及び駆動
方法を説明するためのタイミング図である。
方法を説明するためのタイミング図である。
【図７】従来の比較回路を示す概略構成図である。
【図８】図７に示した従来の比較回路の動作及び駆動方
法を説明するためのタイミング図である。
法を説明するためのタイミング図である。
101 信号入力端子 104 第１のリセットスイッチ 105 第２のリセットスイッチ 106 第３のリセットスイッチ 107 第４のリセットスイッチ 108 第５のリセットスイッチ 114,115,116,117,118 制御端子 120 端子 130 オペアンプ 141 基準電圧入力端子 142 信号入力端子 150 帰還回路 200 端子
Claims (3)
- 【請求項１】 オペアンプと、一端が前記オペアンプの
負入力端子に接続され他端が接地された入力用第１の容
量素子と、前記オペアンプの出力端子と前記オペアンプ
の負入力端子を結ぶ第１の帰還回路中に設けた第１のリ
セットスイッチとを有する比較回路において、前記第１
の帰還回路に並列に、前記オペアンプの出力端子と前記
オペアンプの負入力端子を結ぶ、前記第１のリセットス
イッチとは別個の第２のリセットスイッチと前記第１の
容量素子とは別個の第２の容量素子との直列接続回路か
らなる第２の帰還回路を、少なくとも一つ以上備えてい
ることを特徴とする比較回路。 - 【請求項２】 前記第２の帰還回路を構成する前記第２
のリセットスイッチと前記第２の容量素子との中間に一
端を接続し、他端を接地した第３の容量素子を備えてい
ることを特徴とする請求項１に係る比較回路。 - 【請求項３】 前記第１の容量素子のリセット時におい
て、前記第１のリセットスイッチと前記第２のリセット
スイッチとを同時に導通状態にし、第１の所定の時間後
に前記第１のリセットスイッチを非導通状態にし、前記
第１の所定の時間より長い第２の所定の時間後に前記第
２のリセットスイッチを非導通状態にする制御手段を備
えていることを特徴とする請求項１又は２に係る比較回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000209218A JP2002026700A (ja) | 2000-07-11 | 2000-07-11 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000209218A JP2002026700A (ja) | 2000-07-11 | 2000-07-11 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026700A true JP2002026700A (ja) | 2002-01-25 |
| JP2002026700A5 JP2002026700A5 (ja) | 2007-08-16 |
Family
ID=18705660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000209218A Pending JP2002026700A (ja) | 2000-07-11 | 2000-07-11 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006322711A (ja) * | 2005-05-17 | 2006-11-30 | Fuji Electric Device Technology Co Ltd | 電圧検出回路および電流検出回路 |
| US8059757B2 (en) | 2005-06-21 | 2011-11-15 | Nec Corporation | Signal processing device and method |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835670A (ja) * | 1981-07-27 | 1983-03-02 | 旭化成マイクロシステム株式会社 | スイッチト・キヤパシタ積分器 |
| JPS5892114A (ja) * | 1981-11-27 | 1983-06-01 | Yokogawa Hokushin Electric Corp | チャ−ジ・アンプ |
| JPS6097710A (ja) * | 1983-10-14 | 1985-05-31 | アメリカン マイクロシステムズ，インコーポレイテツド | 利得増幅器 |
| JPH0535199A (ja) * | 1991-07-26 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| JPH05207220A (ja) * | 1992-01-29 | 1993-08-13 | Olympus Optical Co Ltd | 固体撮像装置及びその駆動方式 |
| JPH0730714A (ja) * | 1993-07-09 | 1995-01-31 | Olympus Optical Co Ltd | 固体撮像素子 |
| JPH11135764A (ja) * | 1997-10-29 | 1999-05-21 | Sharp Corp | チョップ型増幅器及びそれを用いたイメージセンサ |
| JP2001004681A (ja) * | 1999-06-24 | 2001-01-12 | Olympus Optical Co Ltd | 電荷検出装置 |
-
2000
- 2000-07-11 JP JP2000209218A patent/JP2002026700A/ja active Pending
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| US8059757B2 (en) | 2005-06-21 | 2011-11-15 | Nec Corporation | Signal processing device and method |
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