JP3424198B2 - ダイレクト・デジタル・シンセサイザ - Google Patents
ダイレクト・デジタル・シンセサイザInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、任意の周波数を発
生することができるダイレクト・デジタル・シンセサイ
ザに関し、特に、消費電力が少なく、スプリアス特性が
良好で、高周波数を容易に得ることができる周波数シン
セサイザにかかる。
生することができるダイレクト・デジタル・シンセサイ
ザに関し、特に、消費電力が少なく、スプリアス特性が
良好で、高周波数を容易に得ることができる周波数シン
セサイザにかかる。
【０００２】
【従来の技術】従来のダイレクト・デジタル・シンセサ
イザ（ＤＤＳ）の例が、例えば文献１「V. Reinhardt,
K. Gould, K. McNab, and M. Bustamante, "A short su
rvey of frequency synthesizer techniques", in Pro
c. 40th Annual Frequency Control Symp., May 1986,
pp.355-365.」や文献２「E. McCune Jr, "Create signa
ls having optimum resolution, response, and nois
e", EDN, vol.36, no.6, pp.95-108, March 1991.」等
に記載されている。この構成を図８に示す。この図にお
いて、数字符号１はアキュムレータ、１５はＲＯＭ（リ
ード・オンリー・メモリ）、１６はＤ／Ａ変換器、１７
はローパスフィルタ、９はデータ入力端子、１０はクロ
ック入力端子、１１は出力端子を表している。
イザ（ＤＤＳ）の例が、例えば文献１「V. Reinhardt,
K. Gould, K. McNab, and M. Bustamante, "A short su
rvey of frequency synthesizer techniques", in Pro
c. 40th Annual Frequency Control Symp., May 1986,
pp.355-365.」や文献２「E. McCune Jr, "Create signa
ls having optimum resolution, response, and nois
e", EDN, vol.36, no.6, pp.95-108, March 1991.」等
に記載されている。この構成を図８に示す。この図にお
いて、数字符号１はアキュムレータ、１５はＲＯＭ（リ
ード・オンリー・メモリ）、１６はＤ／Ａ変換器、１７
はローパスフィルタ、９はデータ入力端子、１０はクロ
ック入力端子、１１は出力端子を表している。
【０００３】アキュムレータ１には周波数設定用のデー
タが入力されており、クロック信号の入力毎に累積加算
する。アキュムレータ１のビット数をｎとすると、アキ
ュムレータの累積値が２n 以上になると、その超過分を
初期値として累積動作を継続する。このアキュムレータ
１の累積値をＲＯＭ１５のアドレス指定に用いる。ＲＯ
Ｍ１５には正弦波のデジタル・データが書き込まれてお
り、アドレス指定に応じた正弦波データを出力する。こ
の正弦波データはＤ／Ａ変換器１６によりアナログ信号
に変換される。このアナログ信号はクロック周波数で変
化する段階波形であり、ローパスフィルタ１７により平
滑化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＫとすると出力周波数ｆOUT は、
タが入力されており、クロック信号の入力毎に累積加算
する。アキュムレータ１のビット数をｎとすると、アキ
ュムレータの累積値が２n 以上になると、その超過分を
初期値として累積動作を継続する。このアキュムレータ
１の累積値をＲＯＭ１５のアドレス指定に用いる。ＲＯ
Ｍ１５には正弦波のデジタル・データが書き込まれてお
り、アドレス指定に応じた正弦波データを出力する。こ
の正弦波データはＤ／Ａ変換器１６によりアナログ信号
に変換される。このアナログ信号はクロック周波数で変
化する段階波形であり、ローパスフィルタ１７により平
滑化してシンセサイザ出力を得る。クロック周波数をｆ
CLK 、入力データをＫとすると出力周波数ｆOUT は、
【０００４】
【数１】
【０００５】となる。このようなダイレクト・デジタル
・シンセサイザは、ＰＬＬ（位相同期ループ）のように
フィードバックループを用いないため、周波数分解能を
高くでき、また出力周波数を高速に切り換えることがで
きる。
・シンセサイザは、ＰＬＬ（位相同期ループ）のように
フィードバックループを用いないため、周波数分解能を
高くでき、また出力周波数を高速に切り換えることがで
きる。
【０００６】従来の他のダイレクト・デジタル・シンセ
サイザの例としては、アキュムレータ１の最上位ビット
（ＭＳＢ）から出力を取り出す構成のものがあり、上述
の文献１および文献２に記載されている。このような構
成のものは（１）式で示される周波数の方形波信号が得
られる。これを正弦波に変換するにはローパスフィルタ
が用いられる。
サイザの例としては、アキュムレータ１の最上位ビット
（ＭＳＢ）から出力を取り出す構成のものがあり、上述
の文献１および文献２に記載されている。このような構
成のものは（１）式で示される周波数の方形波信号が得
られる。これを正弦波に変換するにはローパスフィルタ
が用いられる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のＲＯＭを用いるダイレクト・デジタル・
シンセサイザでは、ＲＯＭのデータのアクセスに時間が
かかり、シンセサイザの高周波化の妨げとなるという問
題があった。また回路規模も大きく、消費電力が大きい
という問題点もあった。
たような従来のＲＯＭを用いるダイレクト・デジタル・
シンセサイザでは、ＲＯＭのデータのアクセスに時間が
かかり、シンセサイザの高周波化の妨げとなるという問
題があった。また回路規模も大きく、消費電力が大きい
という問題点もあった。
【０００８】一方、アキュムレータの最上位ビットから
出力を取り出すダイレクト・デジタル・シンセサイザで
は、周波数設定データＫが２m （ｍは整数）以外の時に
は、出力パルス幅が周期的に変わり、原理的に大きなス
プリアス（不要波）が発生するという問題点があった。
出力を取り出すダイレクト・デジタル・シンセサイザで
は、周波数設定データＫが２m （ｍは整数）以外の時に
は、出力パルス幅が周期的に変わり、原理的に大きなス
プリアス（不要波）が発生するという問題点があった。
【０００９】本発明は、このような問題点を解消するた
めになされたもので、ＲＯＭを用いることなく、かつ周
期的な周波数変動を原理的に０にすることができるダイ
レクト・デジタル・シンセサイザを提供することを目的
としている。
めになされたもので、ＲＯＭを用いることなく、かつ周
期的な周波数変動を原理的に０にすることができるダイ
レクト・デジタル・シンセサイザを提供することを目的
としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、クロック信号が入力される毎に周波数
設定データＫを累積し、累積値が計数限界以上になる
と、その超過分を初期値として周波数設定データＫの累
積を継続するｎビットのアキュムレータと、切換制御信
号がローの時にＫに比例した電流を出力し、切換制御信
号がハイの時に２ｎ−Ｋに比例し、流れる向きが前記Ｋ
に比例した電流と反対の電流を出力する電流切換回路
と、この電流切換回路の出力電流を充放電するコンデン
サと、前記コンデンサに発生する電圧と予め定められた
基準電圧とを比較するコンパレータと、前記アキュムレ
ータの累積値が増加している時に、前記コンパレータの
出力パルスの立ち上りまたは立ち下りに同期してパルス
を発生するパルス発生手段とを備え、前記アキュムレー
タの累積値が計数限界以上になった時にローからハイに
なり、次のクロック信号が入力されるとハイからローに
なるオーバーフロー信号を前記切換制御信号とすること
を特徴とする。
に、本発明では、クロック信号が入力される毎に周波数
設定データＫを累積し、累積値が計数限界以上になる
と、その超過分を初期値として周波数設定データＫの累
積を継続するｎビットのアキュムレータと、切換制御信
号がローの時にＫに比例した電流を出力し、切換制御信
号がハイの時に２ｎ−Ｋに比例し、流れる向きが前記Ｋ
に比例した電流と反対の電流を出力する電流切換回路
と、この電流切換回路の出力電流を充放電するコンデン
サと、前記コンデンサに発生する電圧と予め定められた
基準電圧とを比較するコンパレータと、前記アキュムレ
ータの累積値が増加している時に、前記コンパレータの
出力パルスの立ち上りまたは立ち下りに同期してパルス
を発生するパルス発生手段とを備え、前記アキュムレー
タの累積値が計数限界以上になった時にローからハイに
なり、次のクロック信号が入力されるとハイからローに
なるオーバーフロー信号を前記切換制御信号とすること
を特徴とする。
【００１１】本発明では、電流切換回路の出力電流をコ
ンデンサで充放電した信号は、アキュムレータの累積値
が増加している時には、周波数変動のない鋸歯状波に一
致するという原理を用いている。このため、周期的な周
波数変動に起因するスプリアスを発生させない効果が得
られる。
ンデンサで充放電した信号は、アキュムレータの累積値
が増加している時には、周波数変動のない鋸歯状波に一
致するという原理を用いている。このため、周期的な周
波数変動に起因するスプリアスを発生させない効果が得
られる。
【００１２】
【発明の実施の形態】図１は本発明によるダイレクト・
デジタル・シンセサイザの第１実施形態を示す図であ
る。この図において、数字符号１はアキュムレータ、２
は第１の電流源、３は第２の電流源、４はスイッチ、５
は電流切換回路、６はコンデンサ、７はコンパレータ、
８はトグル・フリップフロップ（Ｔ−ＦＦ）、９は周波
数設定データ入力端子、１０はクロック入力端子、１１
は出力端子、１２はコンパレータへの基準電圧入力端子
を表している。
デジタル・シンセサイザの第１実施形態を示す図であ
る。この図において、数字符号１はアキュムレータ、２
は第１の電流源、３は第２の電流源、４はスイッチ、５
は電流切換回路、６はコンデンサ、７はコンパレータ、
８はトグル・フリップフロップ（Ｔ−ＦＦ）、９は周波
数設定データ入力端子、１０はクロック入力端子、１１
は出力端子、１２はコンパレータへの基準電圧入力端子
を表している。
【００１３】図２、図３は、この実施形態の動作を示す
タイムチャートである。以下これらの図を参照して第１
実施形態の動作を説明する。
タイムチャートである。以下これらの図を参照して第１
実施形態の動作を説明する。
【００１４】今、アキュムレータ１のビット数ｎを３と
するとオーバーフローは２3 ＝８で起こる。また周波数
設定データＫを３とすると、クロックの入力毎にアキュ
ムレータ２の内容は３、６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。このア
キュムレータ１の内容は図２（ａ）に示す階段状に変化
する。図２（ａ）では、横軸の刻みはクロックの周期を
表し、縦軸はアキュムレータ１の内容を１０進数で表し
ている。この階段波形は横軸の時間軸上のパルス幅が周
期的に変化し、大きなスプリアス成分を持っている。
するとオーバーフローは２3 ＝８で起こる。また周波数
設定データＫを３とすると、クロックの入力毎にアキュ
ムレータ２の内容は３、６と累算される。次のクロック
入力で９となるが、オーバーフローを起こし、８を引い
た残りの１を初期値として累算動作を継続する。このア
キュムレータ１の内容は図２（ａ）に示す階段状に変化
する。図２（ａ）では、横軸の刻みはクロックの周期を
表し、縦軸はアキュムレータ１の内容を１０進数で表し
ている。この階段波形は横軸の時間軸上のパルス幅が周
期的に変化し、大きなスプリアス成分を持っている。
【００１５】この階段波形は図２（ｂ）の実線に示す仮
想的な鋸歯状波に沿って変化している。この鋸歯状波
は、階段波形のクロック入力時の値を直線で結ぶと共
に、直線を外挿し、２3 ＝８に対応する電圧と交差する
時間で０にしたものである。鋸歯状波はクロックの８周
期に３個存在し、また時間軸上の幅も等しいことから、
周波数成分は（１）式で示される周波数の基本波とその
高調波のみからなり、その他のスプリアスは含まないこ
とがわかる。
想的な鋸歯状波に沿って変化している。この鋸歯状波
は、階段波形のクロック入力時の値を直線で結ぶと共
に、直線を外挿し、２3 ＝８に対応する電圧と交差する
時間で０にしたものである。鋸歯状波はクロックの８周
期に３個存在し、また時間軸上の幅も等しいことから、
周波数成分は（１）式で示される周波数の基本波とその
高調波のみからなり、その他のスプリアスは含まないこ
とがわかる。
【００１６】アキュムレータ１のオーバーフロー信号
（Ｏ．Ｆ．）を図２（ｃ）の実線を示す。アキュムレー
タの累積値が計数限界以上になった時にローからハイに
なり、次のクロック信号が入力されるとローに戻る。
（Ｏ．Ｆ．）を図２（ｃ）の実線を示す。アキュムレー
タの累積値が計数限界以上になった時にローからハイに
なり、次のクロック信号が入力されるとローに戻る。
【００１７】このオーバーフロー信号によって、電流切
換回路５を制御する。電流切換回路５は、第１の電流源
２、第２の電流源３、スイッチ４から構成される。電流
切換回路５の後段にはコンデンサ６が接続される。第１
の電流源２は、周波数設定データＫに比例した電流Ｋ・
Ｉをコンデンサ６に流し出す。これに対して第２の電流
源３は、（２n −Ｋ）に比例する電流（２n −Ｋ）・Ｉ
をコンデンサ６から吸い込む。今、Ｋ＝３、ｎ＝３であ
るので、２n −Ｋは５である。スイッチ４は、アキュム
レータ１のオーバーフロー信号がローの時に第１の電流
源２と導通し、ハイの時に第２の電流源３と導通すると
する。
換回路５を制御する。電流切換回路５は、第１の電流源
２、第２の電流源３、スイッチ４から構成される。電流
切換回路５の後段にはコンデンサ６が接続される。第１
の電流源２は、周波数設定データＫに比例した電流Ｋ・
Ｉをコンデンサ６に流し出す。これに対して第２の電流
源３は、（２n −Ｋ）に比例する電流（２n −Ｋ）・Ｉ
をコンデンサ６から吸い込む。今、Ｋ＝３、ｎ＝３であ
るので、２n −Ｋは５である。スイッチ４は、アキュム
レータ１のオーバーフロー信号がローの時に第１の電流
源２と導通し、ハイの時に第２の電流源３と導通すると
する。
【００１８】コンデンサ６に発生する電圧を図３（ａ）
に示す。コンデンサ６の容量をＣ、クロックの周期をＴ
CLK とすると、アキュムレータ１のオーバーフロー信号
がローである時刻１から時刻３までの２ＴCLK の時間
に、第１の電流源２からコンデンサ６に３Ｉの電流が流
れ込んで充電され、時刻３において電圧６．ＩＴCLK ／
Ｃとなる。時刻３においてアキュムレータ１のオーバー
フロー信号はハイとなり、次の時刻４までＴCLK の時間
にコンデンサ６から第２の電流源３に５Ｉの電流が放電
されて、電圧１・ＩＴCLK ／Ｃとなる。
に示す。コンデンサ６の容量をＣ、クロックの周期をＴ
CLK とすると、アキュムレータ１のオーバーフロー信号
がローである時刻１から時刻３までの２ＴCLK の時間
に、第１の電流源２からコンデンサ６に３Ｉの電流が流
れ込んで充電され、時刻３において電圧６．ＩＴCLK ／
Ｃとなる。時刻３においてアキュムレータ１のオーバー
フロー信号はハイとなり、次の時刻４までＴCLK の時間
にコンデンサ６から第２の電流源３に５Ｉの電流が放電
されて、電圧１・ＩＴCLK ／Ｃとなる。
【００１９】図３（ａ）の出力と図２（ｂ）の仮想的な
鋸歯状波とを比べると、アキュムレータの累算値が増加
している時には両者が一致していることがわかる。この
原理を利用してスプリアス成分のない信号を得る。この
ために、図１に示す実施形態ではコンパレータ７および
Ｔ−ＦＦ８を用いている。コンパレータ７の基準電圧
を、例えば図３（ａ）中の電圧４・ＩＴCLK ／Ｃに設定
した時のコンパレータ７の出力を図３（ｂ）に示す。こ
のコンパレータ７の出力は、コンデンサ６に発生する電
圧が基準電圧を越えたときにハイ、基準電圧以下の時に
はローになるとしている。この信号はパルス幅が周期的
に変化し、スプリアス成分を含んでいるが、立ち上がり
のタイミングは等時間間隔である。なぜならば、この立
ち上がりのタイミングは、図２（ｂ）の仮想的な鋸歯状
波をコンパレータ７に入力し、電圧４・ＩＴCLK ／Ｃで
比較した時に得られる立ち上がりのタイミングと等しい
からである。
鋸歯状波とを比べると、アキュムレータの累算値が増加
している時には両者が一致していることがわかる。この
原理を利用してスプリアス成分のない信号を得る。この
ために、図１に示す実施形態ではコンパレータ７および
Ｔ−ＦＦ８を用いている。コンパレータ７の基準電圧
を、例えば図３（ａ）中の電圧４・ＩＴCLK ／Ｃに設定
した時のコンパレータ７の出力を図３（ｂ）に示す。こ
のコンパレータ７の出力は、コンデンサ６に発生する電
圧が基準電圧を越えたときにハイ、基準電圧以下の時に
はローになるとしている。この信号はパルス幅が周期的
に変化し、スプリアス成分を含んでいるが、立ち上がり
のタイミングは等時間間隔である。なぜならば、この立
ち上がりのタイミングは、図２（ｂ）の仮想的な鋸歯状
波をコンパレータ７に入力し、電圧４・ＩＴCLK ／Ｃで
比較した時に得られる立ち上がりのタイミングと等しい
からである。
【００２０】Ｔ−ＦＦは入力パルスの立ち上がりまたは
立ち下がり毎に出力のハイ・ローを反転させる論理回路
であり、従ってＴ−ＦＦ８を立ち上がり動作とすると、
図１の出力端子１１に出力される信号は図３（ｃ）とな
る。この出力はデューティ比５０％の方形波であり、周
波数成分は（１）式で示される周波数の１／２の周波数
の基本波とその奇数次高調波のみからなり、その他のス
プリアスは含まない。出力端子１１に接続される回路が
デジタル回路であるならばこの方形波をそのまま使用で
きる。必要とあらばローパスフィルタで基本波成分を取
り出すか、またはバンドパスフィルタで高調波成分を取
り出せば良い。
立ち下がり毎に出力のハイ・ローを反転させる論理回路
であり、従ってＴ−ＦＦ８を立ち上がり動作とすると、
図１の出力端子１１に出力される信号は図３（ｃ）とな
る。この出力はデューティ比５０％の方形波であり、周
波数成分は（１）式で示される周波数の１／２の周波数
の基本波とその奇数次高調波のみからなり、その他のス
プリアスは含まない。出力端子１１に接続される回路が
デジタル回路であるならばこの方形波をそのまま使用で
きる。必要とあらばローパスフィルタで基本波成分を取
り出すか、またはバンドパスフィルタで高調波成分を取
り出せば良い。
【００２１】第１の電流源２と第２の電流源３の設定値
Ｋおよび（２n −Ｋ）とは、入れ替わっても良い。この
場合スイッチ４は、アキュムレータ１のオーバーフロー
信号がローの時に第２の電流源３と導通し、ハイの時に
第１の電流源２と導通するとする。すなわち電流切換回
路５は、アキュムレータ１のオーバーフロー信号がロー
の時に、周波数設定データＫに比例した電流を出力し、
アキュムレータ１のオーバーフロー信号がハイの時に、
２n −Ｋに比例し流れる向きが反対の電流を出力する。
Ｋおよび（２n −Ｋ）とは、入れ替わっても良い。この
場合スイッチ４は、アキュムレータ１のオーバーフロー
信号がローの時に第２の電流源３と導通し、ハイの時に
第１の電流源２と導通するとする。すなわち電流切換回
路５は、アキュムレータ１のオーバーフロー信号がロー
の時に、周波数設定データＫに比例した電流を出力し、
アキュムレータ１のオーバーフロー信号がハイの時に、
２n −Ｋに比例し流れる向きが反対の電流を出力する。
【００２２】コンパレータ７の出力のハイとローが図３
（ｂ）と反転している場合、Ｔ−ＦＦ８には立ち下がり
動作のものを用いる。すなわちアキュムレータの累積値
が増加している時に、コンデンサに発生する電圧と基準
電圧とが等しくなるタイミングでＴ−ＦＦ８のハイ・ロ
ーを反転するようにする。
（ｂ）と反転している場合、Ｔ−ＦＦ８には立ち下がり
動作のものを用いる。すなわちアキュムレータの累積値
が増加している時に、コンデンサに発生する電圧と基準
電圧とが等しくなるタイミングでＴ−ＦＦ８のハイ・ロ
ーを反転するようにする。
【００２３】以上説明したように本発明により、ＲＯＭ
を用いることなく任意の周波数を発生することができ、
かつ周期的な周波数変動を原理的に０にすることができ
る。
を用いることなく任意の周波数を発生することができ、
かつ周期的な周波数変動を原理的に０にすることができ
る。
【００２４】図４は本発明によるダイレクト・デジタル
・シンセサイザの第２実施形態を示す図である。第２実
施形態が第１実施形態と異なる点は、図１のＴ−ＦＦ８
に代えてワンショット・マルチバイブレータ１３を用い
ている点であり、他の符号は図１と同一である。この実
施形態の動作を示すタイムチャートを図５に示す。図５
（ａ）はコンパレータ７の出力であり、図３（ｂ）と同
様であるので、立ち上がりのタイミングは等時間間隔で
ある。ワンショット・マルチバイブレータは入力パルス
の立ち上がりまたは立ち下がり毎に一定の幅パルスが１
個出力される論理回路であり、ワンショット・マルチバ
イブレータ１３を立ち上がり動作とすると、図４の出力
端子１１に出力される信号は図５（ｂ）となる。従って
この出力はワンショット・マルチバイブレータの設定で
決定されるパルス幅を持った方形波であり、周波数成分
は（１）式で示される周波数の基本波とその奇数次高調
波のみからなり、その他のスプリアスは含まない。出力
端子１１に接続される回路がデジタル回路であるならば
この方形波をそのまま使用できる。必要とあらばローパ
スフィルタで基本波成分を取り出すか、またはバンドパ
スフィルタで高調波成分を取り出せば良い。図１に示し
た第１実施形態と比較すると、出力周波数が２倍高くな
る。
・シンセサイザの第２実施形態を示す図である。第２実
施形態が第１実施形態と異なる点は、図１のＴ−ＦＦ８
に代えてワンショット・マルチバイブレータ１３を用い
ている点であり、他の符号は図１と同一である。この実
施形態の動作を示すタイムチャートを図５に示す。図５
（ａ）はコンパレータ７の出力であり、図３（ｂ）と同
様であるので、立ち上がりのタイミングは等時間間隔で
ある。ワンショット・マルチバイブレータは入力パルス
の立ち上がりまたは立ち下がり毎に一定の幅パルスが１
個出力される論理回路であり、ワンショット・マルチバ
イブレータ１３を立ち上がり動作とすると、図４の出力
端子１１に出力される信号は図５（ｂ）となる。従って
この出力はワンショット・マルチバイブレータの設定で
決定されるパルス幅を持った方形波であり、周波数成分
は（１）式で示される周波数の基本波とその奇数次高調
波のみからなり、その他のスプリアスは含まない。出力
端子１１に接続される回路がデジタル回路であるならば
この方形波をそのまま使用できる。必要とあらばローパ
スフィルタで基本波成分を取り出すか、またはバンドパ
スフィルタで高調波成分を取り出せば良い。図１に示し
た第１実施形態と比較すると、出力周波数が２倍高くな
る。
【００２５】コンパレータ７の出力が図５（ａ）と反転
している場合は、ワンショット・マルチバイブレータ１
３に立ち下がり動作のものを用いる。すなわちアキュム
レータの累算値が増加している時にコンデンサに発生す
る電圧と基準電圧とが等しくなるタイミングで、ワンシ
ョット・マルチバイブレータ１３がパルスを１個出力す
るようにする。
している場合は、ワンショット・マルチバイブレータ１
３に立ち下がり動作のものを用いる。すなわちアキュム
レータの累算値が増加している時にコンデンサに発生す
る電圧と基準電圧とが等しくなるタイミングで、ワンシ
ョット・マルチバイブレータ１３がパルスを１個出力す
るようにする。
【００２６】図６は本発明によるダイレクト・デジタル
・シンセサイザの第３実施形態を示す図である。第３実
施形態が第１実施形態と異なる点は、電流切換回路５を
構成する第１の電流源２を複数のＰＮＰ形バイポーラト
ランジスタ、第２の電流源３を複数のＮＰＮ形バイポー
ラトランジスタとして、スイッチ４を省いている点であ
る。数字符号１４は電源端子である。ＰＮＰ形バイポー
ラトランジスタのコレクタ（Ｃ）とＮＰＮ形バイポーラ
トランジスタのコレクタ（Ｃ）とは接続されて、コンデ
ンサ６に接続される。またＰＮＰ形バイポーラトランジ
スタのエミッタ（Ｅ）と電源端子１４との間にスイッチ
が設けられて、周波数設定データＫの数だけ導通にす
る。一方、ＮＰＮ形バイポーラトランジスタのエミッタ
とグランドとの間にスイッチが設けられて、（２n −
Ｋ）の数だけ導通にする。
・シンセサイザの第３実施形態を示す図である。第３実
施形態が第１実施形態と異なる点は、電流切換回路５を
構成する第１の電流源２を複数のＰＮＰ形バイポーラト
ランジスタ、第２の電流源３を複数のＮＰＮ形バイポー
ラトランジスタとして、スイッチ４を省いている点であ
る。数字符号１４は電源端子である。ＰＮＰ形バイポー
ラトランジスタのコレクタ（Ｃ）とＮＰＮ形バイポーラ
トランジスタのコレクタ（Ｃ）とは接続されて、コンデ
ンサ６に接続される。またＰＮＰ形バイポーラトランジ
スタのエミッタ（Ｅ）と電源端子１４との間にスイッチ
が設けられて、周波数設定データＫの数だけ導通にす
る。一方、ＮＰＮ形バイポーラトランジスタのエミッタ
とグランドとの間にスイッチが設けられて、（２n −
Ｋ）の数だけ導通にする。
【００２７】ＰＮＰ形バイポーラトランジスタはエミッ
タに対してベース（Ｂ）の電位が低くなると電流が流
れ、高くなると流れない。反対にＮＰＮ形バイポーラト
ランジスタはエミッタに対してベースの電位が高くなる
と電流が流れ、低くなると流れない。このため、ＰＮＰ
およびＮＰＮのバイポーラトランジスタ１個当たりに流
れる電流をＩとすると、アキュムレータ１のオーバーフ
ロー信号がローの時にはＫ個のＰＮＰ形バイポーラトラ
ンジスタがコンデンサ６にＫ・Ｉの電流を流し出し、ア
キュムレータ１のオーバーフロー信号がハイの時には
（２n −Ｋ）個のＮＰＮ形バイポーラトランジスタがコ
ンデンサ（２n −Ｋ）・Ｉの電流を吸い込む。従って図
１に示す第１実施形態と同様に、出力端子１１から周期
的な周波数変動のないシンセサイザ出力が得られる。
タに対してベース（Ｂ）の電位が低くなると電流が流
れ、高くなると流れない。反対にＮＰＮ形バイポーラト
ランジスタはエミッタに対してベースの電位が高くなる
と電流が流れ、低くなると流れない。このため、ＰＮＰ
およびＮＰＮのバイポーラトランジスタ１個当たりに流
れる電流をＩとすると、アキュムレータ１のオーバーフ
ロー信号がローの時にはＫ個のＰＮＰ形バイポーラトラ
ンジスタがコンデンサ６にＫ・Ｉの電流を流し出し、ア
キュムレータ１のオーバーフロー信号がハイの時には
（２n −Ｋ）個のＮＰＮ形バイポーラトランジスタがコ
ンデンサ（２n −Ｋ）・Ｉの電流を吸い込む。従って図
１に示す第１実施形態と同様に、出力端子１１から周期
的な周波数変動のないシンセサイザ出力が得られる。
【００２８】本実施例ではトランジスタ１個当たりに流
れる電流をすべて等しくＩとしているが、流れる電流を
重み付けした構成も可能である。例えば１個当たりに流
れる電流をＩ，２Ｉ，４Ｉ，８Ｉ…と２進に重み付けし
たトランジスタを用いる場合、Ｋおよび（２n −Ｋ）を
共に２進数に変換してスイッチを設定すれば良い。
れる電流をすべて等しくＩとしているが、流れる電流を
重み付けした構成も可能である。例えば１個当たりに流
れる電流をＩ，２Ｉ，４Ｉ，８Ｉ…と２進に重み付けし
たトランジスタを用いる場合、Ｋおよび（２n −Ｋ）を
共に２進数に変換してスイッチを設定すれば良い。
【００２９】図７は本発明によるダイレクト・デジタル
・シンセサイザの第４実施形態を示す図である。第４実
施形態が第３実施形態と異なる点は、電流切換回路５を
構成する複数のＰＮＰ形バイポーラトランジスタをＰチ
ャネルＭＯＳ形ＦＥＴ、複数のＮＰＮ形バイポーラトラ
ンジスタをＮチャネルＭＯＳ形ＦＥＴとしている点であ
る。
・シンセサイザの第４実施形態を示す図である。第４実
施形態が第３実施形態と異なる点は、電流切換回路５を
構成する複数のＰＮＰ形バイポーラトランジスタをＰチ
ャネルＭＯＳ形ＦＥＴ、複数のＮＰＮ形バイポーラトラ
ンジスタをＮチャネルＭＯＳ形ＦＥＴとしている点であ
る。
【００３０】ＰチャネルＭＯＳ形ＦＥＴは入力がローの
時に電流が流れ、ハイの時に電流が流れない。反対にＮ
チャネルＭＯＳ形ＦＥＴの入力がハイの時に電流が流
れ、ローの時に電流が流れない。このため、Ｐチャネル
およびＮチャネルのＭＯＳ形ＦＥＴ１個当たりに流れる
電流をＩとすると、アキュムレータ１のオーバーフロー
信号がローの時にはＫ個のＰチャネルＭＯＳ形ＦＥＴが
コンデンサ６にＫ・Ｉの電流を流し出し、アキュムレー
タ１のオーバーフロー信号がハイの時には（２n−Ｋ）
個のＮチャネルＭＯＳ形ＦＥＴがコンデンサ６から（２
n −Ｋ）・Ｉの電流を吸い込む。従って図１に示す第１
実施形態と同様に、出力端子１１から周期的な周波数変
動のないシンセサイザ出力が得られる。
時に電流が流れ、ハイの時に電流が流れない。反対にＮ
チャネルＭＯＳ形ＦＥＴの入力がハイの時に電流が流
れ、ローの時に電流が流れない。このため、Ｐチャネル
およびＮチャネルのＭＯＳ形ＦＥＴ１個当たりに流れる
電流をＩとすると、アキュムレータ１のオーバーフロー
信号がローの時にはＫ個のＰチャネルＭＯＳ形ＦＥＴが
コンデンサ６にＫ・Ｉの電流を流し出し、アキュムレー
タ１のオーバーフロー信号がハイの時には（２n−Ｋ）
個のＮチャネルＭＯＳ形ＦＥＴがコンデンサ６から（２
n −Ｋ）・Ｉの電流を吸い込む。従って図１に示す第１
実施形態と同様に、出力端子１１から周期的な周波数変
動のないシンセサイザ出力が得られる。
【００３１】なお、図６および図７において、Ｔ−ＦＦ
８の代りにワンショット・マルチバイブレータ１３を用
いることもできる。
８の代りにワンショット・マルチバイブレータ１３を用
いることもできる。
【００３２】
【発明の効果】以上のように本発明によれば、従来のダ
イレクト・デジタル・シンセサイザで必要であったＲＯ
Ｍを用いることなく任意の周波数を発生することができ
るため、ダイレクト・デジタル・シンセサイザの高周波
化が可能となり、消費電力が小さくなる効果を有する。
また、周期的な周波数変動を原理的に０にすることがで
きるから、この周期的な周波数変動に起因するスプリア
スをなくすことができる利点がある。
イレクト・デジタル・シンセサイザで必要であったＲＯ
Ｍを用いることなく任意の周波数を発生することができ
るため、ダイレクト・デジタル・シンセサイザの高周波
化が可能となり、消費電力が小さくなる効果を有する。
また、周期的な周波数変動を原理的に０にすることがで
きるから、この周期的な周波数変動に起因するスプリア
スをなくすことができる利点がある。
【図１】本発明の第１実施形態を示す図である。
【図２】第１実施形態の動作を示すタイムチャートであ
る。
る。
【図３】第１実施形態の動作を示すタイムチャートであ
る。
る。
【図４】本発明の第２実施形態を示す図である。
【図５】第２実施形態の動作を示すタイムチャートであ
る。
る。
【図６】本発明の第３実施形態を示す図である。
【図７】本発明の第４実施形態を示す図である。
【図８】従来のダイレクト・デジタル・シンセサイザの
構成例を示す図である。
構成例を示す図である。
１ アキュムレータ
２ 第１の電流源
３ 第２の電流源
４ スイッチ
５ 電流切換回路
６ コンデンサ
７ コンパレータ
８ トグル・フリップ・フロップ（Ｔ−ＦＦ）
９ データ入力端子
１０ クロック入力端子
１１ 出力端子
１２ 基準電圧入力端子
１３ ワンショット・マルチバイブレータ
１４ 電源端子
１５ ＲＯＭ
１６ Ｄ／Ａ変換器
１７ ローパスフィルタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−40112（ＪＰ，Ａ)
特開 平１−99433（ＪＰ，Ａ)
特開 昭57−62621（ＪＰ，Ａ)
中川匡夫、野坂秀之著，波形処理型Ｄ
ＤＳの検討，1996年電子情報通信学会総
合大会講演論文集 エレクトロニクス
２，日本，電子情報通信学会，1996年
３月11日，ｐ．306
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03B 28/00
H03K 3/00 - 4/94
Claims (5)
- 【請求項１】 クロック信号が入力される毎に周波数設
定データＫを累積し、累積値が計数限界以上になると、
その超過分を初期値として周波数設定データＫの累積を
継続するｎビットのアキュムレータと、 切換制御信号がローの時にＫに比例した電流を出力し、
切換制御信号がハイの時に２ｎ−Ｋに比例し、流れる向
きが前記Ｋに比例した電流と反対の電流を出力する電流
切換回路と、 この電流切換回路の出力電流を充放電するコンデンサ
と、前記コンデンサに発生する電圧と予め定められた基準電
圧とを比較するコンパレータと、 前記アキュムレータの累積値が増加している時に、前記
コンパレータの出力パルスの立ち上りまたは立ち下りに
同期してパルスを発生するパルス発生手段とを備え、 前記アキュムレータの累積値が計数限界以上になった時
にローからハイになり、次のクロック信号が入力される
とハイからローになるオーバーフロー信号を前記切換制
御信号とすることを特徴とするダイレクト・デジタル・
シンセサイザ。 - 【請求項２】 請求項１に記載のダイレクト・デジタル
・シンセサイザにおいて、前記電流切換回路は、 ＰＮＰ形バイポーラトランジスタとＮＰＮ形バイポーラ
トランジスタの直列回路であることを特徴とするダイレ
クト・デジタル・シンセサイザ。 - 【請求項３】 請求項１に記載のダイレクト・デジタル
・シンセサイザにおいて、前記電流切換回路は、 ＰチャネルＭＯＳ形ＦＥＴとＮチャネルＭＯＳ形ＦＥＴ
の直列回路であることを特徴とするダイレクト・デジタ
ル・シンセサイザ。 - 【請求項４】 請求項１から３のいずれかの項に記載の
ダイレクト・デジタル・シンセサイザにおいて、前記パ
ルス発生手段は、トグル・フリップ・フロップであるこ
とを特徴とするダイレクト・デジタル・シンセサイザ。 - 【請求項５】 請求項１から３のいずれかの項に記載の
ダイレクト・デジタル・シンセサイザにおいて、前記パ
ルス発生手段は、ワンショット・マルチバイブレータで
あることを特徴とするダイレクト・デジタル・シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27673596A JP3424198B2 (ja) | 1996-10-21 | 1996-10-21 | ダイレクト・デジタル・シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27673596A JP3424198B2 (ja) | 1996-10-21 | 1996-10-21 | ダイレクト・デジタル・シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126157A JPH10126157A (ja) | 1998-05-15 |
| JP3424198B2 true JP3424198B2 (ja) | 2003-07-07 |
Family
ID=17573621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27673596A Expired - Fee Related JP3424198B2 (ja) | 1996-10-21 | 1996-10-21 | ダイレクト・デジタル・シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424198B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642942B2 (en) * | 2008-05-21 | 2010-01-05 | Honeywell International Inc. | Systems and methods for synthesis of a signal |
-
1996
- 1996-10-21 JP JP27673596A patent/JP3424198B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 中川匡夫、野坂秀之著，波形処理型ＤＤＳの検討，１９９６年電子情報通信学会総合大会講演論文集 エレクトロニクス２，日本，電子情報通信学会，１９９６年 ３月１１日，ｐ．３０６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10126157A (ja) | 1998-05-15 |
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