JPH1051319A - 画像信号処理装置 - Google Patents
画像信号処理装置Info
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- JPH1051319A JPH1051319A JP8203324A JP20332496A JPH1051319A JP H1051319 A JPH1051319 A JP H1051319A JP 8203324 A JP8203324 A JP 8203324A JP 20332496 A JP20332496 A JP 20332496A JP H1051319 A JPH1051319 A JP H1051319A
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- JP
- Japan
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- pulse
- variable delay
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Abstract
(57)【要約】
【課題】 画素クロックの周波数より高い周波数のクロ
ックを必要とすることなく、パラレルデータのシリアル
化を可能とした画像信号処理装置を提供する。 【解決手段】 クロック周期Ｔｏに対して、デューティ
比を５０％に再生する手段（２〜８）に加えて、ディレ
ー量がＴｏ・Ｍ／Ｎ（ただしＮは整数、ＭはＮ／２−１
以下の奇数）に制御された可変ディレー回路（１０〜１
２）を（Ｎ／２−１）個設け、デューティ比５０％に再
生された上記クロックと、それを上記可変ディレー回路
で遅延して得られる計Ｎ／２個のクロック信号（ＣＫ０
〜ＣＫ３）から、Ｎ倍のクロックを使用せずにクロック
周期Ｔｏ期間内に変換を完了するＮビットパラレル／シ
リアル変換器を得る事ができる（図１では、Ｍ＝３，Ｎ
＝８）。
ックを必要とすることなく、パラレルデータのシリアル
化を可能とした画像信号処理装置を提供する。 【解決手段】 クロック周期Ｔｏに対して、デューティ
比を５０％に再生する手段（２〜８）に加えて、ディレ
ー量がＴｏ・Ｍ／Ｎ（ただしＮは整数、ＭはＮ／２−１
以下の奇数）に制御された可変ディレー回路（１０〜１
２）を（Ｎ／２−１）個設け、デューティ比５０％に再
生された上記クロックと、それを上記可変ディレー回路
で遅延して得られる計Ｎ／２個のクロック信号（ＣＫ０
〜ＣＫ３）から、Ｎ倍のクロックを使用せずにクロック
周期Ｔｏ期間内に変換を完了するＮビットパラレル／シ
リアル変換器を得る事ができる（図１では、Ｍ＝３，Ｎ
＝８）。
Description
【０００１】
【発明の属する技術分野】本発明は、画像クロックに同
期してパラレルデータをシリアルデータに変換し、ある
いはＰＷＭ信号に変換する画像信号処理装置に関するも
のである。
期してパラレルデータをシリアルデータに変換し、ある
いはＰＷＭ信号に変換する画像信号処理装置に関するも
のである。
【０００２】更に詳述すると本発明は、レーザ・ビーム
・プリンタあるいはデジタル複写機などにおいて画像形
成を行う際に、高解像度の可視画像を得るための画像変
調を行うのに好適な、画像信号処理装置に関するもので
ある。
・プリンタあるいはデジタル複写機などにおいて画像形
成を行う際に、高解像度の可視画像を得るための画像変
調を行うのに好適な、画像信号処理装置に関するもので
ある。
【０００３】
【従来の技術】従来から知られているＬＢＰ（レーザ・
ビーム・プリンタ）やデジタル複写機を用いて、図８の
（Ａ）に示したような原稿を印画しようとする場合、画
像形成の最小単位が画素クロックのときには、図８の
（Ｂ）に示すように、解像度不足できれいな画像を印画
することができない。そこで、画素クロック内部をさら
に分割した時間単位で画像を形成することによって、き
れいな印画像を得る方法が考案されている。例えば、図
８の（Ｃ）は、（Ｂ）同様（Ａ）の原稿を画素クロック
の１／８時間単位で画像形成した一例である。
ビーム・プリンタ）やデジタル複写機を用いて、図８の
（Ａ）に示したような原稿を印画しようとする場合、画
像形成の最小単位が画素クロックのときには、図８の
（Ｂ）に示すように、解像度不足できれいな画像を印画
することができない。そこで、画素クロック内部をさら
に分割した時間単位で画像を形成することによって、き
れいな印画像を得る方法が考案されている。例えば、図
８の（Ｃ）は、（Ｂ）同様（Ａ）の原稿を画素クロック
の１／８時間単位で画像形成した一例である。
【０００４】図８の（Ｃ）に示すような印画像は、８ビ
ットの画像データを画素クロック１周期の間にパラレル
／シリアル変換を行うことによって得られる。図９に、
パラレル／シリアル変換器の従来例を示す。また、図１
０は、図９に示したパラレル／シリアル変換器の動作を
説明するタイミングチャートである。
ットの画像データを画素クロック１周期の間にパラレル
／シリアル変換を行うことによって得られる。図９に、
パラレル／シリアル変換器の従来例を示す。また、図１
０は、図９に示したパラレル／シリアル変換器の動作を
説明するタイミングチャートである。
【０００５】図９に示すパラレル／シリアル変換器は、
７つの切替スイッチと８つのＤ型フリップフロップ（以
下、ＤＦＦという）によって構成されている。ここで、
ＤＦＦ３２のデータ入力端子には、パラレル画像データ
の最下位ビット（ＬＳＢ）であるＤ１が接続されてい
る。ＤＦＦ３２出力はＳＷ４０の入力端子の一方に接続
されている。ＳＷ４０のもう一方の入力端子にはパラレ
ル画像データＤ２が入力されている。ＳＷ４０の出力は
ＤＦＦ３３のデータ入力端子に接続されている。ＤＦＦ
３３の出力はＳＷ４１の入力端子の一方に接続されてい
る。ＳＷ４１のもう一方の入力端子にはパラレル画像デ
ータＤ３が入力されている。ＳＷ４１の出力はＤＦＦ３
４のデータ入力端子に接続されている。以上の構成がＤ
ＦＦ３９まで繰り返されている。ＤＦＦ３２からＤＦＦ
３９のクロック入力端子には、変換クロック（ＣＫ）が
同様に接続されている。
７つの切替スイッチと８つのＤ型フリップフロップ（以
下、ＤＦＦという）によって構成されている。ここで、
ＤＦＦ３２のデータ入力端子には、パラレル画像データ
の最下位ビット（ＬＳＢ）であるＤ１が接続されてい
る。ＤＦＦ３２出力はＳＷ４０の入力端子の一方に接続
されている。ＳＷ４０のもう一方の入力端子にはパラレ
ル画像データＤ２が入力されている。ＳＷ４０の出力は
ＤＦＦ３３のデータ入力端子に接続されている。ＤＦＦ
３３の出力はＳＷ４１の入力端子の一方に接続されてい
る。ＳＷ４１のもう一方の入力端子にはパラレル画像デ
ータＤ３が入力されている。ＳＷ４１の出力はＤＦＦ３
４のデータ入力端子に接続されている。以上の構成がＤ
ＦＦ３９まで繰り返されている。ＤＦＦ３２からＤＦＦ
３９のクロック入力端子には、変換クロック（ＣＫ）が
同様に接続されている。
【０００６】図９および図１０に示すように、変換クロ
ック（ＣＫ）は画素クロック周波数の８倍の周波数であ
る。パラレル画像データＤ１〜Ｄ８は、画素クロック周
期単位で更新される。ＬＯＡＤ信号は、画像データの変
化点から変換クロック（ＣＫ）１周期間“Ｌ”である。
ＳＷ４０からＳＷ４６は、ＬＯＡＤ信号が“Ｌ”の期間
中、黒丸側を選択するＳＷによってパラレル画像データ
Ｄ１〜Ｄ８をデータ入力端子に取り込み、ＬＯＡＤ信号
が“Ｈ”になると８ビットのシフトレジスタを構成す
る。
ック（ＣＫ）は画素クロック周波数の８倍の周波数であ
る。パラレル画像データＤ１〜Ｄ８は、画素クロック周
期単位で更新される。ＬＯＡＤ信号は、画像データの変
化点から変換クロック（ＣＫ）１周期間“Ｌ”である。
ＳＷ４０からＳＷ４６は、ＬＯＡＤ信号が“Ｌ”の期間
中、黒丸側を選択するＳＷによってパラレル画像データ
Ｄ１〜Ｄ８をデータ入力端子に取り込み、ＬＯＡＤ信号
が“Ｈ”になると８ビットのシフトレジスタを構成す
る。
【０００７】
【発明が解決しようとする課題】図９および図１０を参
照して説明した上記従来例では、画素クロックの８倍の
周波数の変換クロックが必要である。すなわち、ＬＢＰ
・複写機の高精細化・高速化に伴う画素クロック周波数
の高周波化（例えば、１２．５ＭＨｚ）と合わせ考える
と、８倍の変換クロックが必要な従来例のシステムで
は、１００ＭＨｚ程度以上の変換クロックが必要とな
る。
照して説明した上記従来例では、画素クロックの８倍の
周波数の変換クロックが必要である。すなわち、ＬＢＰ
・複写機の高精細化・高速化に伴う画素クロック周波数
の高周波化（例えば、１２．５ＭＨｚ）と合わせ考える
と、８倍の変換クロックが必要な従来例のシステムで
は、１００ＭＨｚ程度以上の変換クロックが必要とな
る。
【０００８】しかしながら、ハードウェア構成上の技術
的問題（ＣＭＯＳの限界等）や放射ノイズの問題から、
このような高周波の変換クロックを用いることは、実現
が困難である。
的問題（ＣＭＯＳの限界等）や放射ノイズの問題から、
このような高周波の変換クロックを用いることは、実現
が困難である。
【０００９】よって本発明の目的は、上述の点に鑑み、
画素クロックの周波数より高い周波数のクロックを必要
とすることなく、パラレルデータのシリアル化を可能と
した画像信号処理装置を提供することにある。
画素クロックの周波数より高い周波数のクロックを必要
とすることなく、パラレルデータのシリアル化を可能と
した画像信号処理装置を提供することにある。
【００１０】また、本発明の他の目的は、画素クロック
の周波数より高い周波数のクロックを必要とすることな
く、パラレルデータのＰＷＭ信号化を可能とした画像信
号処理装置を提供することにある。
の周波数より高い周波数のクロックを必要とすることな
く、パラレルデータのＰＷＭ信号化を可能とした画像信
号処理装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る画像信号処理装置は、画素クロック
に同期してパラレルデータをシリアルデータに変換する
画像信号処理装置であって、前記画素クロックの１周期
と同一のパルス周期を有し、かつ、該パルスのデューテ
ィ比が５０％である基準パルスを発生する基準パルス発
生手段と、前記画素クロックの１周期をＴｏとしたと
き、それぞれがＴｏ・Ｍ／Ｎの遅延量（Ｎは正数、Ｍは
（Ｎ／２）−１以下の奇数）を有する遅延手段を、（Ｎ
／２）−１個用いて縦続接続して成る縦続遅延手段と、
前記基準パルスを前記縦続遅延手段に入力することによ
り各々の遅延手段から出力される（Ｎ／２）−１個の各
遅延パルスと、前記基準パルスとから成るＮ／２個のパ
ルスに基づいて、前記画素クロックの１周期中にＮビッ
トのパラレルデータをシリアルデータに変換して出力す
る変換手段とを具備したものである。ここで、前記基準
パルス発生手段は、前記画素クロックを入力し、パルス
周期が２Ｔｏであってデューティ比が５０％である２倍
周期パルスを出力する分周手段と、前記２倍周期パルス
を入力し、該２倍周期パルスをＴｏ／２だけ遅延させて
出力するＴｏ／２遅延手段と、前記分周手段の出力と前
記Ｔｏ／２遅延手段の出力を入力し、前記画素クロック
に同期した前記基準パルスを発生する論理ゲート手段と
を有する構成を採ることができる。また、前記論理ゲー
ト手段として、排他的論理和ゲート回路を用いることが
できる。さらに、前記Ｔｏ／２遅延手段として可変ディ
レー回路を用い、該可変ディレー回路のディレー量制御
端子には、前記論理ゲート手段の出力に併せて、該可変
ディレー回路の異常動作モードを検出する回路の出力を
入力させるのが好適である。前記可変ディレー回路の異
常動作モードを検出する回路は、前記可変ディレー回路
の入力パルスをクロック端子に入力し、且つ、前記可変
ディレー回路の出力パルスをＤ端子に入力するＤ型フリ
ップフロップを含むものとする。さらに、請求項１に記
載の縦続遅延手段に含まれる各遅延手段として、請求項
４に記載の可変ディレー回路を用いると共に、いずれか
の可変ディレー回路に対して請求項５に記載の異常動作
モード検出回路を付加する。
めに、本発明に係る画像信号処理装置は、画素クロック
に同期してパラレルデータをシリアルデータに変換する
画像信号処理装置であって、前記画素クロックの１周期
と同一のパルス周期を有し、かつ、該パルスのデューテ
ィ比が５０％である基準パルスを発生する基準パルス発
生手段と、前記画素クロックの１周期をＴｏとしたと
き、それぞれがＴｏ・Ｍ／Ｎの遅延量（Ｎは正数、Ｍは
（Ｎ／２）−１以下の奇数）を有する遅延手段を、（Ｎ
／２）−１個用いて縦続接続して成る縦続遅延手段と、
前記基準パルスを前記縦続遅延手段に入力することによ
り各々の遅延手段から出力される（Ｎ／２）−１個の各
遅延パルスと、前記基準パルスとから成るＮ／２個のパ
ルスに基づいて、前記画素クロックの１周期中にＮビッ
トのパラレルデータをシリアルデータに変換して出力す
る変換手段とを具備したものである。ここで、前記基準
パルス発生手段は、前記画素クロックを入力し、パルス
周期が２Ｔｏであってデューティ比が５０％である２倍
周期パルスを出力する分周手段と、前記２倍周期パルス
を入力し、該２倍周期パルスをＴｏ／２だけ遅延させて
出力するＴｏ／２遅延手段と、前記分周手段の出力と前
記Ｔｏ／２遅延手段の出力を入力し、前記画素クロック
に同期した前記基準パルスを発生する論理ゲート手段と
を有する構成を採ることができる。また、前記論理ゲー
ト手段として、排他的論理和ゲート回路を用いることが
できる。さらに、前記Ｔｏ／２遅延手段として可変ディ
レー回路を用い、該可変ディレー回路のディレー量制御
端子には、前記論理ゲート手段の出力に併せて、該可変
ディレー回路の異常動作モードを検出する回路の出力を
入力させるのが好適である。前記可変ディレー回路の異
常動作モードを検出する回路は、前記可変ディレー回路
の入力パルスをクロック端子に入力し、且つ、前記可変
ディレー回路の出力パルスをＤ端子に入力するＤ型フリ
ップフロップを含むものとする。さらに、請求項１に記
載の縦続遅延手段に含まれる各遅延手段として、請求項
４に記載の可変ディレー回路を用いると共に、いずれか
の可変ディレー回路に対して請求項５に記載の異常動作
モード検出回路を付加する。
【００１２】本発明に係るその他の画像処理装置は、画
素クロックに同期してパラレルデータをシリアルデータ
に変換する画像信号処理装置であって、前記画素クロッ
クの１周期と同一のパルス周期を有し、かつ、該パルス
のデューティ比が５０％であるパルスを発生する基準パ
ルス発生手段と、前記画素クロックの１周期をＴｏとし
たとき、それぞれがＴｏ・Ｍ（２N ）の遅延量（Ｎは正
数、Ｍは２(N-1) −１以下の奇数）を有する遅延手段
を、２(N-1) −１個用いて縦続接続して成る縦続遅延手
段と、前記基準パルスを前記縦続遅延手段に入力するこ
とにより各々の遅延手段から出力される２(N-1) −１個
の各遅延パルスと、前記基準パルスとから成る２(N-1)
個のパルスに基づいて、前記画素クロックの１周期中に
２(N-1) ビットのパラレルデータをシリアルデータに変
換して出力する変換手段とを具備したものである。前記
変換手段は、前記シリアルデータに加えて、あるいは前
記シリアルデータの替わりに、ＮビットのＰＷＭ信号を
出力する。前記ＰＷＭ信号は、中央ＰＷＭモード，左Ｐ
ＷＭモードまたは左ＰＷＭモードのいずれかに従って出
力される。ここで、前記基準パルス発生手段は、前記画
素クロックを入力し、パルス周期が２Ｔｏであってデュ
ーティ比が５０％である２倍周期パルスを出力する分周
手段と、前記２倍周期パルスを入力し、該２倍周期パル
スをＴｏ／２だけ遅延させて出力するＴｏ／２遅延手段
と、前記分周手段の出力と前記Ｔｏ／２遅延手段の出力
を入力し、前記画素クロックに同期した前記基準パルス
を発生する論理ゲート手段とを有する構成を採ることが
できる。また、前記論理ゲート手段として、排他的論理
和ゲート回路を用いることができる。さらに、前記Ｔｏ
／２遅延手段として可変ディレー回路を用い、該可変デ
ィレー回路のディレー量制御端子には、前記論理ゲート
手段の出力に併せて、該可変ディレー回路の異常動作モ
ードを検出する回路の出力を入力させるのが好適であ
る。前記可変ディレー回路の異常動作モードを検出する
回路は、前記可変ディレー回路の入力パルスをクロック
端子に入力し、且つ、前記可変ディレー回路の出力パル
スをＤ端子に入力するＤ型フリップフロップを含むもの
とする。さらに、請求項１に記載の縦続遅延手段に含ま
れる各遅延手段として、請求項４に記載の可変ディレー
回路を用いると共に、いずれかの可変ディレー回路に対
して請求項５に記載の異常動作モード検出回路を付加す
る。
素クロックに同期してパラレルデータをシリアルデータ
に変換する画像信号処理装置であって、前記画素クロッ
クの１周期と同一のパルス周期を有し、かつ、該パルス
のデューティ比が５０％であるパルスを発生する基準パ
ルス発生手段と、前記画素クロックの１周期をＴｏとし
たとき、それぞれがＴｏ・Ｍ（２N ）の遅延量（Ｎは正
数、Ｍは２(N-1) −１以下の奇数）を有する遅延手段
を、２(N-1) −１個用いて縦続接続して成る縦続遅延手
段と、前記基準パルスを前記縦続遅延手段に入力するこ
とにより各々の遅延手段から出力される２(N-1) −１個
の各遅延パルスと、前記基準パルスとから成る２(N-1)
個のパルスに基づいて、前記画素クロックの１周期中に
２(N-1) ビットのパラレルデータをシリアルデータに変
換して出力する変換手段とを具備したものである。前記
変換手段は、前記シリアルデータに加えて、あるいは前
記シリアルデータの替わりに、ＮビットのＰＷＭ信号を
出力する。前記ＰＷＭ信号は、中央ＰＷＭモード，左Ｐ
ＷＭモードまたは左ＰＷＭモードのいずれかに従って出
力される。ここで、前記基準パルス発生手段は、前記画
素クロックを入力し、パルス周期が２Ｔｏであってデュ
ーティ比が５０％である２倍周期パルスを出力する分周
手段と、前記２倍周期パルスを入力し、該２倍周期パル
スをＴｏ／２だけ遅延させて出力するＴｏ／２遅延手段
と、前記分周手段の出力と前記Ｔｏ／２遅延手段の出力
を入力し、前記画素クロックに同期した前記基準パルス
を発生する論理ゲート手段とを有する構成を採ることが
できる。また、前記論理ゲート手段として、排他的論理
和ゲート回路を用いることができる。さらに、前記Ｔｏ
／２遅延手段として可変ディレー回路を用い、該可変デ
ィレー回路のディレー量制御端子には、前記論理ゲート
手段の出力に併せて、該可変ディレー回路の異常動作モ
ードを検出する回路の出力を入力させるのが好適であ
る。前記可変ディレー回路の異常動作モードを検出する
回路は、前記可変ディレー回路の入力パルスをクロック
端子に入力し、且つ、前記可変ディレー回路の出力パル
スをＤ端子に入力するＤ型フリップフロップを含むもの
とする。さらに、請求項１に記載の縦続遅延手段に含ま
れる各遅延手段として、請求項４に記載の可変ディレー
回路を用いると共に、いずれかの可変ディレー回路に対
して請求項５に記載の異常動作モード検出回路を付加す
る。
【００１３】
【発明の実施の形態】本発明を適用した画像信号処理装
置では、複数の可変ディレー回路により画素クロック位
相を遅延させ、複数の画素クロック遅延位相の差によっ
て画素クロック１周期より小さな時間単位を作り出し、
その時間単位によって画素クロック１周期の間にパラレ
ル／シリアル変換を行うことによって、画素クロック周
波数以上のクロック信号を必要とせずに、高精細・高速
なＬＢＰ・複写機システムなどにおいて、なお一層高品
位な印画像を提供できるようにしている。
置では、複数の可変ディレー回路により画素クロック位
相を遅延させ、複数の画素クロック遅延位相の差によっ
て画素クロック１周期より小さな時間単位を作り出し、
その時間単位によって画素クロック１周期の間にパラレ
ル／シリアル変換を行うことによって、画素クロック周
波数以上のクロック信号を必要とせずに、高精細・高速
なＬＢＰ・複写機システムなどにおいて、なお一層高品
位な印画像を提供できるようにしている。
【００１４】（第１の実施の形態）本発明の第１の実施
の形態は、後に第１の実施例として詳述する図１のブロ
ック構成に対応している。
の形態は、後に第１の実施例として詳述する図１のブロ
ック構成に対応している。
【００１５】この第１の実施の形態では、クロック周期
Ｔｏに対して、デューティ比を５０％に再生する手段に
加えて、ディレー量をＴｏ・Ｍ／Ｎ（ただしＮは整数、
ＭはＮ／２−１以下の奇数）に制御された可変ディレー
回路を（Ｎ／２−１）個設け、デューティ比５０％に再
生された上記クロックと、それを上記可変ディレー回路
で遅延して得られる計Ｎ／２個のクロック信号から、Ｎ
倍のクロックを使用せずにクロック周期Ｔｏ期間内に変
換を完了するＮビットパラレル／シリアル変換器を得る
事ができる（図１では、Ｍ＝３，Ｎ＝８）。
Ｔｏに対して、デューティ比を５０％に再生する手段に
加えて、ディレー量をＴｏ・Ｍ／Ｎ（ただしＮは整数、
ＭはＮ／２−１以下の奇数）に制御された可変ディレー
回路を（Ｎ／２−１）個設け、デューティ比５０％に再
生された上記クロックと、それを上記可変ディレー回路
で遅延して得られる計Ｎ／２個のクロック信号から、Ｎ
倍のクロックを使用せずにクロック周期Ｔｏ期間内に変
換を完了するＮビットパラレル／シリアル変換器を得る
事ができる（図１では、Ｍ＝３，Ｎ＝８）。
【００１６】（第２の実施の形態）本発明の第２の実施
の形態は、後に第２の実施例として詳述する図１１のブ
ロック構成に対応している。
の形態は、後に第２の実施例として詳述する図１１のブ
ロック構成に対応している。
【００１７】この第２の実施の形態では、クロック周期
Ｔｏに対して、デューティ比を５０％に再生する手段に
加えて、ディレー量をＴｏ・Ｍ／（２N ）（ただしＮは
整数、Ｍは（２(N-1) −１）以下の奇数）に制御された
可変ディレー回路を（２(N-1) −１）個設け、デューテ
ィ比５０％に再生された上記クロックと、それを上記可
変ディレー回路で遅延して得られる（２(N-1) −１）個
のクロック信号から、２Ｎ倍のクロックを使用せずにク
ロック周期Ｔｏ期間内に変換を完了する２(N-1) ビット
パラレル／シリアル変換器と、ＮビットＰＷＭ信号の発
生器を得る事ができる（図１１では、Ｍ＝７，Ｎ＝
４）。
Ｔｏに対して、デューティ比を５０％に再生する手段に
加えて、ディレー量をＴｏ・Ｍ／（２N ）（ただしＮは
整数、Ｍは（２(N-1) −１）以下の奇数）に制御された
可変ディレー回路を（２(N-1) −１）個設け、デューテ
ィ比５０％に再生された上記クロックと、それを上記可
変ディレー回路で遅延して得られる（２(N-1) −１）個
のクロック信号から、２Ｎ倍のクロックを使用せずにク
ロック周期Ｔｏ期間内に変換を完了する２(N-1) ビット
パラレル／シリアル変換器と、ＮビットＰＷＭ信号の発
生器を得る事ができる（図１１では、Ｍ＝７，Ｎ＝
４）。
【００１８】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１９】（第１の実施例）図１は、本発明の第１の
実施例を示すブロック図である。本実施例では、８ビッ
トパラレル／シリアル変換システムを示している。ま
た、図２は図１の動作を説明するタイミングチャートで
ある。
実施例を示すブロック図である。本実施例では、８ビッ
トパラレル／シリアル変換システムを示している。ま
た、図２は図１の動作を説明するタイミングチャートで
ある。
【００２０】図１において、入力端子１には周期がＴｏ
である画素クロック（以下、ＳＣＫという）が入力さ
れ、２分周器２にて、デューティ比５０％でＳＣＫの２
倍の周期のクロック信号ＣＫ２に変換される。
である画素クロック（以下、ＳＣＫという）が入力さ
れ、２分周器２にて、デューティ比５０％でＳＣＫの２
倍の周期のクロック信号ＣＫ２に変換される。
【００２１】２分周器２出力ＣＫ２は、第１の可変ディ
レー回路３及び排他的論理和回路（以下、ＥＸＯＲとい
う）４のそれぞれの入力端子に接続されている。第１の
可変ディレー回路３出力ＤＣＫ２は、ＥＸＯＲ４のもう
一方の入力端子及びＤ型フリップフロップ（以下、ＤＦ
Ｆという）５のデータ入力端子に接続されている。ＤＦ
Ｆ５のクロック入力端子は負極性入力端子で、ＣＫ２が
接続されており、ＣＫ２の立下がりエッジが有効であ
る。ＥＸＯＲ４出力は、可変ディレー回路群９、オアゲ
ート回路（以下、ＯＲという）６、出力反転型の排他的
論理和回路（以下、ＥＸＮＯＲという）１３、パラレル
／シリアル変換器１８の入力端子及びＤＦＦ１４の負極
性クロック入力端子に接続されている。
レー回路３及び排他的論理和回路（以下、ＥＸＯＲとい
う）４のそれぞれの入力端子に接続されている。第１の
可変ディレー回路３出力ＤＣＫ２は、ＥＸＯＲ４のもう
一方の入力端子及びＤ型フリップフロップ（以下、ＤＦ
Ｆという）５のデータ入力端子に接続されている。ＤＦ
Ｆ５のクロック入力端子は負極性入力端子で、ＣＫ２が
接続されており、ＣＫ２の立下がりエッジが有効であ
る。ＥＸＯＲ４出力は、可変ディレー回路群９、オアゲ
ート回路（以下、ＯＲという）６、出力反転型の排他的
論理和回路（以下、ＥＸＮＯＲという）１３、パラレル
／シリアル変換器１８の入力端子及びＤＦＦ１４の負極
性クロック入力端子に接続されている。
【００２２】ＯＲ６のもう一方の入力端子にはＤＦＦ５
の負極性出力が接続されている。ＯＲ６出力はチャージ
ポンプ（ＣＰ）７の入力端子に接続され、ＣＰ７出力は
ＬＰＦ（ロー・パス・フィルタ）８を介して可変ディレ
ー回路３のディレー量制御端子に接続されている。
の負極性出力が接続されている。ＯＲ６出力はチャージ
ポンプ（ＣＰ）７の入力端子に接続され、ＣＰ７出力は
ＬＰＦ（ロー・パス・フィルタ）８を介して可変ディレ
ー回路３のディレー量制御端子に接続されている。
【００２３】ＤＦＦ５およびＯＲ６は、図６を参照して
後に詳述する可変ディレー回路の異常動作モード検出回
路を構成している。可変ディレー回路３が正常動作時は
ＤＦＦ５の負極性出力は“Ｌ”レベルでＯＲ６はＥＸＯ
Ｒ４出力ＣＫ０をＣＰ７へ出力する。可変ディレー回路
３が異常動作時はＤＦＦ５の負極性出力は“Ｈ”レベル
でＯＲ６は“Ｈ”をＣＰ７へ出力する。
後に詳述する可変ディレー回路の異常動作モード検出回
路を構成している。可変ディレー回路３が正常動作時は
ＤＦＦ５の負極性出力は“Ｌ”レベルでＯＲ６はＥＸＯ
Ｒ４出力ＣＫ０をＣＰ７へ出力する。可変ディレー回路
３が異常動作時はＤＦＦ５の負極性出力は“Ｈ”レベル
でＯＲ６は“Ｈ”をＣＰ７へ出力する。
【００２４】ＣＰ７の回路例を図７に示す。図７におい
て、トランジスタＱ１のベースが負極性入力（ＮＣＰ
ｉ）、トランジスタＱ２のベースが正極性入力（ＣＰ
ｉ）端子である。Ｑ３，Ｑ４はＰＮＰトランジスタであ
り、一般的にＰＮＰトランジスタの周波数特性は良くな
い為、Ｑ４のコレクタ電流をＩの直流電流とし、電流ス
イッチングトランジスタＱ１，Ｑ２に電流を供給する定
電流源の電流値を２Ｉとする。
て、トランジスタＱ１のベースが負極性入力（ＮＣＰ
ｉ）、トランジスタＱ２のベースが正極性入力（ＣＰ
ｉ）端子である。Ｑ３，Ｑ４はＰＮＰトランジスタであ
り、一般的にＰＮＰトランジスタの周波数特性は良くな
い為、Ｑ４のコレクタ電流をＩの直流電流とし、電流ス
イッチングトランジスタＱ１，Ｑ２に電流を供給する定
電流源の電流値を２Ｉとする。
【００２５】ＣＰｉが“Ｈ”のとき、コンデンサＣｃｐ
はＱ４により電流値Ｉで充電し、チャージポンプ出力Ｃ
Ｐｏの電位は上昇する。ＣＰｉが“Ｌ”のとき、コンデ
ンサＣｃｐはＱ４とＱ１のそれぞれのコレクタ電流の
差、すなわち電流値Ｉで放電し、チャージポンプ出力Ｃ
Ｐｏの電位は下降する。
はＱ４により電流値Ｉで充電し、チャージポンプ出力Ｃ
Ｐｏの電位は上昇する。ＣＰｉが“Ｌ”のとき、コンデ
ンサＣｃｐはＱ４とＱ１のそれぞれのコレクタ電流の
差、すなわち電流値Ｉで放電し、チャージポンプ出力Ｃ
Ｐｏの電位は下降する。
【００２６】この場合、充電・放電電流の比が１である
ので、チャージポンプ出力ＣＰｏは入力信号（ＣＰｉ）
のデューティが１：１すなわち５０％で直流的に安定す
る。ＣＰｉの“Ｈ”期間が“Ｌ”期間に比べ長いとＱ１
のＯＦＦ期間が長くなる為、Ｃｃｐの充電期間が放電期
間より長くなり、チャージポンプ出力ＣＰｏ電位は上昇
する。
ので、チャージポンプ出力ＣＰｏは入力信号（ＣＰｉ）
のデューティが１：１すなわち５０％で直流的に安定す
る。ＣＰｉの“Ｈ”期間が“Ｌ”期間に比べ長いとＱ１
のＯＦＦ期間が長くなる為、Ｃｃｐの充電期間が放電期
間より長くなり、チャージポンプ出力ＣＰｏ電位は上昇
する。
【００２７】反対にＣＰｉの“Ｌ”期間が“Ｈ”期間に
比べ長いとＱ１のＯＦＦ期間が短くなる為、Ｃｃｐの放
電期間が充電期間より長くなり、チャージポンプ出力Ｃ
Ｐｏ電位は下降する。
比べ長いとＱ１のＯＦＦ期間が短くなる為、Ｃｃｐの放
電期間が充電期間より長くなり、チャージポンプ出力Ｃ
Ｐｏ電位は下降する。
【００２８】以上の動作によって、可変ディレー回路３
の遅延量はＥＸＯＲ４（厳密にいえばＯＲ6 ）出力ＣＫ
０のデューティ比が５０％になるようにフィードバック
制御されている。
の遅延量はＥＸＯＲ４（厳密にいえばＯＲ6 ）出力ＣＫ
０のデューティ比が５０％になるようにフィードバック
制御されている。
【００２９】再び、図１に戻る。図１に示した可変ディ
レー回路群９は可変ディレー回路１０，１１，１２の直
列接続からなっており、３つの可変ディレー回路１０，
１１，１２は同構成で互いのディレー量制御端子は接続
されているので、それぞれの入出力遅延量は等しい。
レー回路群９は可変ディレー回路１０，１１，１２の直
列接続からなっており、３つの可変ディレー回路１０，
１１，１２は同構成で互いのディレー量制御端子は接続
されているので、それぞれの入出力遅延量は等しい。
【００３０】ＤＦＦ１４のデータ入力端子には可変ディ
レー回路１０出力ＣＫ１が接続されており、負極性クロ
ック入力端子には可変ディレー回路１０入力ＣＫ０が接
続されており、ＣＫ０の立ち下がりエッジを有効として
受け付ける。ＥＸＮＯＲ１３の２つの入力端子には、可
変ディレー回路１０入力ＣＫ０、可変ディレー回路１１
出力ＣＫ２がそれぞれ接続されている。
レー回路１０出力ＣＫ１が接続されており、負極性クロ
ック入力端子には可変ディレー回路１０入力ＣＫ０が接
続されており、ＣＫ０の立ち下がりエッジを有効として
受け付ける。ＥＸＮＯＲ１３の２つの入力端子には、可
変ディレー回路１０入力ＣＫ０、可変ディレー回路１１
出力ＣＫ２がそれぞれ接続されている。
【００３１】ＥＸＮＯＲ１３出力ＰｅはＯＲ１５の入力
端子に接続されており、ＯＲ１５のもう一方の入力端子
にはＤＦＦ１４の負極性出力が接続されている。ＯＲ１
５出力は、ＣＰ１６の入力端子に接続されており、ＣＰ
１６出力はＬＰＦ１７を介して可変ディレー回路１０，
１１，１２のディレー量制御端子に接続されている。Ｄ
ＦＦ１４、ＯＲ１５は前述のＤＦＦ５、ＯＲ６の同様に
可変ディレー回路１０の異常動作モード検出回路を構成
するものである。
端子に接続されており、ＯＲ１５のもう一方の入力端子
にはＤＦＦ１４の負極性出力が接続されている。ＯＲ１
５出力は、ＣＰ１６の入力端子に接続されており、ＣＰ
１６出力はＬＰＦ１７を介して可変ディレー回路１０，
１１，１２のディレー量制御端子に接続されている。Ｄ
ＦＦ１４、ＯＲ１５は前述のＤＦＦ５、ＯＲ６の同様に
可変ディレー回路１０の異常動作モード検出回路を構成
するものである。
【００３２】ＣＰ１６出力はＣＰ７と同構成でＥＸＮＯ
Ｒ１３（厳密にいえばＯＲ１５）Ｐｅのデューティ比が
５０％で直流的に安定する。ＥＸＮＯＲ１３出力Ｐｅの
デューティ比が５０％ということは、ＣＫ０の周期をＴ
ｏとするとＣＫ０とＣＫ２の位相差がＴｏ／４に制御さ
れたことになる。それを満足する可変ディレー回路１
０，１１，１２の遅延量は（３Ｔｏ／８）である。
Ｒ１３（厳密にいえばＯＲ１５）Ｐｅのデューティ比が
５０％で直流的に安定する。ＥＸＮＯＲ１３出力Ｐｅの
デューティ比が５０％ということは、ＣＫ０の周期をＴ
ｏとするとＣＫ０とＣＫ２の位相差がＴｏ／４に制御さ
れたことになる。それを満足する可変ディレー回路１
０，１１，１２の遅延量は（３Ｔｏ／８）である。
【００３３】従って、可変ディレー回路群９の入出力で
あるＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３は図２に示すよう
に、互いに（３Ｔｏ／８）の位相差をもつデューティ比
５０％のクロック信号となりＣＫ０，ＣＫ１，ＣＫ２，
ＣＫ３の立上がり、立下がりエッジは図２のようにＴｏ
／８位相間隔で存在する。
あるＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３は図２に示すよう
に、互いに（３Ｔｏ／８）の位相差をもつデューティ比
５０％のクロック信号となりＣＫ０，ＣＫ１，ＣＫ２，
ＣＫ３の立上がり、立下がりエッジは図２のようにＴｏ
／８位相間隔で存在する。
【００３４】可変ディレー回路１０入力ＣＫ０、可変デ
ィレー回路１０出力ＣＫ１、可変ディレー回路１１出力
ＣＫ２、可変ディレー回路１２出力ＣＫ３はパラレル／
シリアル変換器１８に接続されている。また、シリアル
／パラレル変換器１８には８ビットパラレルデータＤｐ
８からＤｐ１が入力されている。シリアル／パラレル変
換器１８の出力として画素クロックＳＣＫ１周期で変換
動作を完了するシリアル／パラレル変換出力Ｄｓを得
る。
ィレー回路１０出力ＣＫ１、可変ディレー回路１１出力
ＣＫ２、可変ディレー回路１２出力ＣＫ３はパラレル／
シリアル変換器１８に接続されている。また、シリアル
／パラレル変換器１８には８ビットパラレルデータＤｐ
８からＤｐ１が入力されている。シリアル／パラレル変
換器１８の出力として画素クロックＳＣＫ１周期で変換
動作を完了するシリアル／パラレル変換出力Ｄｓを得
る。
【００３５】図４は、可変ディレー回路３，１０，１
１，１２の回路例を示す。図５は、図４の回路動作を説
明するタイミングチャートである。正極性入力信号ＰＩ
がＱ１のベースに入力され、負極性入力信号ＮＰＩがＱ
２のベースに入力される。Ｑ３のベース、Ｑ４のベース
の“Ｈ”レベルは（ＶＣＣ−２Ｖｂｅ）、“Ｌ”レベル
は（ＶＣＣ−２Ｖｂｅ−Ｒｃ・Ｉｖ）である。
１，１２の回路例を示す。図５は、図４の回路動作を説
明するタイミングチャートである。正極性入力信号ＰＩ
がＱ１のベースに入力され、負極性入力信号ＮＰＩがＱ
２のベースに入力される。Ｑ３のベース、Ｑ４のベース
の“Ｈ”レベルは（ＶＣＣ−２Ｖｂｅ）、“Ｌ”レベル
は（ＶＣＣ−２Ｖｂｅ−Ｒｃ・Ｉｖ）である。
【００３６】時刻ｔ１直前においてトランジスタＱ１か
らＱ８の状態は、Ｑ１，Ｑ３，Ｑ６，Ｑ７はＯＦＦ、Ｑ
２，Ｑ４，Ｑ５，Ｑ８はＯＮである。時刻ｔ１におい
て、Ｑ１／Ｂが“Ｈ”になるとＱ１がＯＮし（Ｑ２：Ｏ
ＦＦ）、Ｑ１のコレクタ電流としてコンデンサＣｏから
電流Ｉｏを得る（動作説明の大筋に影響を与えない為Ｎ
ＰＮトランジスタＨｆｅを∞とする）。
らＱ８の状態は、Ｑ１，Ｑ３，Ｑ６，Ｑ７はＯＦＦ、Ｑ
２，Ｑ４，Ｑ５，Ｑ８はＯＮである。時刻ｔ１におい
て、Ｑ１／Ｂが“Ｈ”になるとＱ１がＯＮし（Ｑ２：Ｏ
ＦＦ）、Ｑ１のコレクタ電流としてコンデンサＣｏから
電流Ｉｏを得る（動作説明の大筋に影響を与えない為Ｎ
ＰＮトランジスタＨｆｅを∞とする）。
【００３７】Ｑ３のエミッタの電位Ｖｃは後述するある
電位からＣｏの放電により、時間（ｔ）の経過と共に
（Ｉｏ・ｔ／Ｃｏ）の傾きで降下してゆく。Ｖｃの降下
はＱ３のＶｂｅが大きくなりＱ３がＯＮするまで続く。
厳密にいえば、作動アンプ（Ｑ５，Ｑ６）を弁する（Ｑ
３→Ｑ７→Ｑ５→Ｑ９→Ｑ３）の帰還ループのゲインが
１を越える、すなわち正帰還の条件が整うＱ３のコレク
タ電流が流れるまでＶｃは降下する（正帰還条件等の詳
しい計算等は省略する）。
電位からＣｏの放電により、時間（ｔ）の経過と共に
（Ｉｏ・ｔ／Ｃｏ）の傾きで降下してゆく。Ｖｃの降下
はＱ３のＶｂｅが大きくなりＱ３がＯＮするまで続く。
厳密にいえば、作動アンプ（Ｑ５，Ｑ６）を弁する（Ｑ
３→Ｑ７→Ｑ５→Ｑ９→Ｑ３）の帰還ループのゲインが
１を越える、すなわち正帰還の条件が整うＱ３のコレク
タ電流が流れるまでＶｃは降下する（正帰還条件等の詳
しい計算等は省略する）。
【００３８】時刻ｔ２において正帰還がかかると、作動
アンプ（Ｑ５，Ｑ６）は反転し、Ｑ３のベースは“Ｈ”
レベルになり、Ｑ４のベースは“Ｌ”レベルになる（Ｑ
３：ＯＮ、Ｑ４：ＯＦＦ）。Ｖｃは作動アンプ（Ｑ５，
Ｑ６）は反転によって（Ｖ（Ｑ３／Ｂ）−Ｖｂｅ）にな
る。このとき、Ｑ４／Ｅ電位ＮＶｃはＱ２，Ｑ４がＯＦ
ＦしておりＮＶｃ側からＣｏに電流を充放電するものが
ないので、ＮＶｃ電位もＶｃの変化分電位上昇する。Ｖ
ｃの電位上昇分は、厳密にいえば正帰還が生じる条件の
Ｖｃの計算する実用があるが、動作説明の簡略化のため
正帰還の生じるＶｃをＱ３／Ｂの（“Ｌ”レベル−Ｖｂ
ｅ）とする。
アンプ（Ｑ５，Ｑ６）は反転し、Ｑ３のベースは“Ｈ”
レベルになり、Ｑ４のベースは“Ｌ”レベルになる（Ｑ
３：ＯＮ、Ｑ４：ＯＦＦ）。Ｖｃは作動アンプ（Ｑ５，
Ｑ６）は反転によって（Ｖ（Ｑ３／Ｂ）−Ｖｂｅ）にな
る。このとき、Ｑ４／Ｅ電位ＮＶｃはＱ２，Ｑ４がＯＦ
ＦしておりＮＶｃ側からＣｏに電流を充放電するものが
ないので、ＮＶｃ電位もＶｃの変化分電位上昇する。Ｖ
ｃの電位上昇分は、厳密にいえば正帰還が生じる条件の
Ｖｃの計算する実用があるが、動作説明の簡略化のため
正帰還の生じるＶｃをＱ３／Ｂの（“Ｌ”レベル−Ｖｂ
ｅ）とする。
【００３９】以上を整理すると、図５におけるＶｃ及び
ＮＶｃの最下点電位ＶＬ、中間電位ＶＭ、最上位電位Ｖ
Ｈは、
ＮＶｃの最下点電位ＶＬ、中間電位ＶＭ、最上位電位Ｖ
Ｈは、
【００４０】
【数１】 ＶＭ＝ＶＣＣ−３Ｖｂｅ ＶＬ＝ＶＣＣ−３Ｖｂｅ−Ｒｃ・Ｉｖ ・・・（１） ＶＨ＝ＶＣＣ−３Ｖｂｅ＋Ｒｃ・Ｉｖ である。遅延出力ＰＯ、ＮＰＯは正帰還アンプ（Ｑ５，
Ｑ６）出力として得られる。遅延量は入力信号ＰＩ，Ｎ
ＰＩの極性反転エッジからコンデンサＣｏの一端の電位
が下降し、正帰還アンプが反転するまでの時間となる。
ゆえに遅延量Ｔｄは、
Ｑ６）出力として得られる。遅延量は入力信号ＰＩ，Ｎ
ＰＩの極性反転エッジからコンデンサＣｏの一端の電位
が下降し、正帰還アンプが反転するまでの時間となる。
ゆえに遅延量Ｔｄは、
【００４１】
【数２】 Ｔｄ＝Ｃｏ・（２Ｒｃ・Ｉｖ）／Ｉｏ ・・・（２） で与えられる。例えば、Ｔｏ・３／８のディレー量を設
計してみると、（１）Ｔｏ＝２５nsec（ｆsck ＝４０Ｍ
Ｈｚ）、Ｃｏ＝５ｐＦ、２Ｒｃ・Ｉｖ＝０．６Ｖの場合
に、Ｉｏ＝３２０μＡとなる。
計してみると、（１）Ｔｏ＝２５nsec（ｆsck ＝４０Ｍ
Ｈｚ）、Ｃｏ＝５ｐＦ、２Ｒｃ・Ｉｖ＝０．６Ｖの場合
に、Ｉｏ＝３２０μＡとなる。
【００４２】これはＩＣで回路構成する場合にも妥当な
値である。これを、上述の８ビットパラレル／シリアル
変換に必要な最小時間単位Ｔｏ／８で設計してみると、
Ｉｏ＝９６０μＡとなり、電力的に損である。制御電流
を３２０μＡで設計すると、Ｃｏを３倍、または（２Ｒ
ｃ・Ｉｖ）を３倍にしなければならず、Ｃｏを大きくす
る場合チップ面積の面で損をし、（２Ｒｃ・Ｉｖ）を大
きくすると電源電圧の面で損をする。
値である。これを、上述の８ビットパラレル／シリアル
変換に必要な最小時間単位Ｔｏ／８で設計してみると、
Ｉｏ＝９６０μＡとなり、電力的に損である。制御電流
を３２０μＡで設計すると、Ｃｏを３倍、または（２Ｒ
ｃ・Ｉｖ）を３倍にしなければならず、Ｃｏを大きくす
る場合チップ面積の面で損をし、（２Ｒｃ・Ｉｖ）を大
きくすると電源電圧の面で損をする。
【００４３】したがって、設計に必要な最小時間によっ
て可変ディレー回路のディレー量の設定及び構成を考慮
することが重要になる。本実施例の大きな特徴は、たと
えばＴｏ／８の時間単位をＴｏ／８のディレー回路でな
くても、３・Ｔｏ／８のディレー回路でも実現できる事
にある。
て可変ディレー回路のディレー量の設定及び構成を考慮
することが重要になる。本実施例の大きな特徴は、たと
えばＴｏ／８の時間単位をＴｏ／８のディレー回路でな
くても、３・Ｔｏ／８のディレー回路でも実現できる事
にある。
【００４４】次に、図４に示した可変ディレー回路の異
常動作モードについて説明する。図６に異常動作モード
のタイミングチャートを示す。ここでは結論から先に述
べると、図４に示した可変ディレー回路において、電源
投入時などなんらかの理由で遅延量制御電流Ｉｏが小さ
く、入力信号の“Ｈ”レベル期間、“Ｌ”レベル期間の
どちらか小さい方より遅延量が大きくなったとき異常動
作モードに陥る（本実施例では可変ディレー回路３入力
は２分周出力であるためデューティは５０％である）。
常動作モードについて説明する。図６に異常動作モード
のタイミングチャートを示す。ここでは結論から先に述
べると、図４に示した可変ディレー回路において、電源
投入時などなんらかの理由で遅延量制御電流Ｉｏが小さ
く、入力信号の“Ｈ”レベル期間、“Ｌ”レベル期間の
どちらか小さい方より遅延量が大きくなったとき異常動
作モードに陥る（本実施例では可変ディレー回路３入力
は２分周出力であるためデューティは５０％である）。
【００４５】図６の時刻ｔ１において、図４に示した可
変ディレー回路の状態は、図５における時刻ｔ１の同状
態とする。時刻ｔ１よりＶｃはコンデンサＣｏの放電に
より電位下降する。時刻ｔ２において、入力信号（Ｐ
Ｉ，ＮＰＩ）の極性が変わるが制御電流Ｉｏが小さく
（Ｉｏ＜４・Ｃｏ・Ｒｃ・Ｉｖ／Ｔｏ）、Ｖｃ下降の傾
きが小さい為、Ｖｃが正帰還が起こる条件まで下降しき
らない。
変ディレー回路の状態は、図５における時刻ｔ１の同状
態とする。時刻ｔ１よりＶｃはコンデンサＣｏの放電に
より電位下降する。時刻ｔ２において、入力信号（Ｐ
Ｉ，ＮＰＩ）の極性が変わるが制御電流Ｉｏが小さく
（Ｉｏ＜４・Ｃｏ・Ｒｃ・Ｉｖ／Ｔｏ）、Ｖｃ下降の傾
きが小さい為、Ｖｃが正帰還が起こる条件まで下降しき
らない。
【００４６】そのため、Ｑ３：ＯＦＦ、Ｑ４：ＯＮの状
態は変わらず、Ｑ１：ＯＮ→ＯＦＦ、Ｑ２：ＯＦＦ→Ｏ
Ｎとなるが、Ｑ２のコレクタ電流はＱ４のエミッタより
供給され、Ｖｃ，ＮＶｃ電位に変化はなく、時刻ｔ２の
状態が保持される。時刻ｔ３において、再び入力信号
（ＰＮ，ＮＰＩ）の極性が変わるとＶｃはＱ１のコレク
タ電流により下降を開始する。時刻ｔ４において、Ｖｃ
が正帰還が生じる条件まで電位降下すると、正帰還が起
こり正帰還アンプ（Ｑ４，Ｑ５）が反転する。時刻ｔ５
において負極性入力ＮＰＩの立上がりエッジが入力され
ると、ＮＶｃは時刻ｔ１のＶｃと同じ変化をし時刻ｔ１
から時刻ｔ５までの回路動作が極性を反転した形で再現
され、以後これを繰り返す。
態は変わらず、Ｑ１：ＯＮ→ＯＦＦ、Ｑ２：ＯＦＦ→Ｏ
Ｎとなるが、Ｑ２のコレクタ電流はＱ４のエミッタより
供給され、Ｖｃ，ＮＶｃ電位に変化はなく、時刻ｔ２の
状態が保持される。時刻ｔ３において、再び入力信号
（ＰＮ，ＮＰＩ）の極性が変わるとＶｃはＱ１のコレク
タ電流により下降を開始する。時刻ｔ４において、Ｖｃ
が正帰還が生じる条件まで電位降下すると、正帰還が起
こり正帰還アンプ（Ｑ４，Ｑ５）が反転する。時刻ｔ５
において負極性入力ＮＰＩの立上がりエッジが入力され
ると、ＮＶｃは時刻ｔ１のＶｃと同じ変化をし時刻ｔ１
から時刻ｔ５までの回路動作が極性を反転した形で再現
され、以後これを繰り返す。
【００４７】この異常動作モードにおける可変ディレー
回路出力は図６に示す通りである。さらに、異常動作モ
ード時に遅延量制御ループが異常動作検出回路（ＤＦＦ
５，ＯＲ６）がない場合、すなわち、ＣＰ７入力にＥＸ
ＯＲ４出力を直結した場合を考えると、ＣＰ７入力は図
６のＰｅとなる。図６のＰｅは“Ｈ”期間と“Ｌ”期間
は同比率で存在している。前述したように、ＣＰ入力の
“Ｈ”，“Ｌ”期間の比率が同じならば遅延量制御ルー
プは安定できるので、丁度可変ディレー出力がＴｏ／４
遅延した３分周出力のような信号が出力されて安定して
しまう。
回路出力は図６に示す通りである。さらに、異常動作モ
ード時に遅延量制御ループが異常動作検出回路（ＤＦＦ
５，ＯＲ６）がない場合、すなわち、ＣＰ７入力にＥＸ
ＯＲ４出力を直結した場合を考えると、ＣＰ７入力は図
６のＰｅとなる。図６のＰｅは“Ｈ”期間と“Ｌ”期間
は同比率で存在している。前述したように、ＣＰ入力の
“Ｈ”，“Ｌ”期間の比率が同じならば遅延量制御ルー
プは安定できるので、丁度可変ディレー出力がＴｏ／４
遅延した３分周出力のような信号が出力されて安定して
しまう。
【００４８】時刻ｔ４が図６に示したより時刻ｔ３に近
い場合、時刻ｔ１から時刻ｔ２までのＰｅの“Ｈ”，
“Ｌ”期間比率は変わらず、時刻ｔ３から時刻ｔ５まで
のＰｅの“Ｈ”，“Ｌ”期間比率は“Ｌ”期間の比率が
高くなり、遅延量を増やすように制御される。反対に、
時刻ｔ４が図６に示したより、時刻ｔ５に近い場合、時
刻ｔ１から時刻ｔ２までのＰｅの“Ｈ”，“Ｌ”期間比
率は変わらず、時刻ｔ３から時刻ｔ５までのＰｅの
“Ｈ”，“Ｌ”期間比率は“Ｈ”期間の比率が高くな
り、遅延量を減らすように制御される。
い場合、時刻ｔ１から時刻ｔ２までのＰｅの“Ｈ”，
“Ｌ”期間比率は変わらず、時刻ｔ３から時刻ｔ５まで
のＰｅの“Ｈ”，“Ｌ”期間比率は“Ｌ”期間の比率が
高くなり、遅延量を増やすように制御される。反対に、
時刻ｔ４が図６に示したより、時刻ｔ５に近い場合、時
刻ｔ１から時刻ｔ２までのＰｅの“Ｈ”，“Ｌ”期間比
率は変わらず、時刻ｔ３から時刻ｔ５までのＰｅの
“Ｈ”，“Ｌ”期間比率は“Ｈ”期間の比率が高くな
り、遅延量を減らすように制御される。
【００４９】すなわち、一旦制御電流が異常動作モード
にはいる条件より小さくなってしまうと、図６に示すよ
うな状態で安定してしまう。
にはいる条件より小さくなってしまうと、図６に示すよ
うな状態で安定してしまう。
【００５０】異常動作モード検出回路（ＤＦＦ５，ＯＲ
６）は、前述の異常動作条件でも正常動作に戻す為のも
のである。図６のＰｅ１は、異常動作モード検出回路
（ＤＦＦ５，ＯＲ６）を設けた本実施例の場合のＣＰ入
力を示す。ＤＦＦ５は、例えば可変ディレー回路の正極
性入力ＰＩ立ち下がりエッジで、可変ディレー回路出力
の正極性出力のレベルをＤＦＦ動作で確認する。ＰＩ立
ち下がりエッジにおいて可変ディレー回路出力の正極性
出力のレベルが“Ｈ”であれば遅延量は正常で、“Ｌ”
であれば異常である。
６）は、前述の異常動作条件でも正常動作に戻す為のも
のである。図６のＰｅ１は、異常動作モード検出回路
（ＤＦＦ５，ＯＲ６）を設けた本実施例の場合のＣＰ入
力を示す。ＤＦＦ５は、例えば可変ディレー回路の正極
性入力ＰＩ立ち下がりエッジで、可変ディレー回路出力
の正極性出力のレベルをＤＦＦ動作で確認する。ＰＩ立
ち下がりエッジにおいて可変ディレー回路出力の正極性
出力のレベルが“Ｈ”であれば遅延量は正常で、“Ｌ”
であれば異常である。
【００５１】異常時はＤＦＦ５負極性出力が“Ｈ”レベ
ルとなるので、ＥＸＯＲ４出力とＯＲをとることによ
り、ＣＰ７入力をつぎのＰＩ立ち下がりエッジまで
“Ｈ”にする。ＰＩの周期“Ｈ”がＣＰ７に入力される
と、その期間遅延量を減らすように、制御電流Ｉｏを増
やすように制御される。
ルとなるので、ＥＸＯＲ４出力とＯＲをとることによ
り、ＣＰ７入力をつぎのＰＩ立ち下がりエッジまで
“Ｈ”にする。ＰＩの周期“Ｈ”がＣＰ７に入力される
と、その期間遅延量を減らすように、制御電流Ｉｏを増
やすように制御される。
【００５２】これを正常動作領域に入るまで行い、正常
動作モードに入るとＤＦＦ５の負極性出力は“Ｌ”レベ
ルになり、ＥＸＯＲ４出力がＯＲ６を介してＣＰ７に入
力され、前述した正常な遅延量制御が行われる。
動作モードに入るとＤＦＦ５の負極性出力は“Ｌ”レベ
ルになり、ＥＸＯＲ４出力がＯＲ６を介してＣＰ７に入
力され、前述した正常な遅延量制御が行われる。
【００５３】図３は、本実施例におけるパラレル／シリ
アル変換器１８の回路図である。図３において、ＡＮＤ
ゲート２１から２８のそれぞれ１つの入力端子には、図
示のように、８ビットパラレルデータがＤｐ８からＤｐ
１まで入力されている。ＡＮＤゲート２１のもう２つの
入力端子には、ＣＫ０とＣＫ３の負極性が入力されてい
る。ＡＮＤゲート２２にはＣＫ２，ＣＫ３、ＡＮＤゲー
ト２３はＣＫ１の負極性とＣＫ２の負極性、ＡＮＤゲー
ト２４にはＣＫ０とＣＫ１、ＡＮＤゲート２５にはＣＫ
の負極性とＣＫ３、ＡＮＤゲート２６にはＣＫ２の負極
性とＣＫ３の負極性、ＡＮＤゲート２７にはＣＫ１とＣ
Ｋ２、ＡＮＤゲート２８にはＣＫ０の負極性とＣＫ１の
負極性がそれぞれ入力されている。
アル変換器１８の回路図である。図３において、ＡＮＤ
ゲート２１から２８のそれぞれ１つの入力端子には、図
示のように、８ビットパラレルデータがＤｐ８からＤｐ
１まで入力されている。ＡＮＤゲート２１のもう２つの
入力端子には、ＣＫ０とＣＫ３の負極性が入力されてい
る。ＡＮＤゲート２２にはＣＫ２，ＣＫ３、ＡＮＤゲー
ト２３はＣＫ１の負極性とＣＫ２の負極性、ＡＮＤゲー
ト２４にはＣＫ０とＣＫ１、ＡＮＤゲート２５にはＣＫ
の負極性とＣＫ３、ＡＮＤゲート２６にはＣＫ２の負極
性とＣＫ３の負極性、ＡＮＤゲート２７にはＣＫ１とＣ
Ｋ２、ＡＮＤゲート２８にはＣＫ０の負極性とＣＫ１の
負極性がそれぞれ入力されている。
【００５４】かくして、パラレル／シリアル変換出力Ｄ
ｓは、ＡＮＤゲート２１〜ＡＮＤゲート２８の出力の論
理和により得られる。
ｓは、ＡＮＤゲート２１〜ＡＮＤゲート２８の出力の論
理和により得られる。
【００５５】（第２の実施例）第１の実施例に示したよ
うな画素クロック１周期内を８分割した画素単位で印画
像を形成する手法によって、図８に示したような原稿の
再現性の効果を得ることができる。
うな画素クロック１周期内を８分割した画素単位で印画
像を形成する手法によって、図８に示したような原稿の
再現性の効果を得ることができる。
【００５６】ここで述べる第２の実施例は、第１の実施
例を発展させ中間調の表現や、さらに細やかな画素単位
の形成を可能にするために、第１の実施例の８ビットパ
ラレル／シリアル変換に４ビット（１６階調）ＰＷＭ
（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｒａｔｉｏｎ）機
能を追加したものである。なお、画素データのビット数
は限定されるものではないが、実用性を考えると８ビッ
トが妥当なため、第２の実施例では、画素データ８ビッ
トのシステムを例に挙げて説明していく。
例を発展させ中間調の表現や、さらに細やかな画素単位
の形成を可能にするために、第１の実施例の８ビットパ
ラレル／シリアル変換に４ビット（１６階調）ＰＷＭ
（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｒａｔｉｏｎ）機
能を追加したものである。なお、画素データのビット数
は限定されるものではないが、実用性を考えると８ビッ
トが妥当なため、第２の実施例では、画素データ８ビッ
トのシステムを例に挙げて説明していく。
【００５７】第２の実施例を表わすブロック図を図１１
に、この図１１の動作を説明するタイミングチャートを
図１２に示す。
に、この図１１の動作を説明するタイミングチャートを
図１２に示す。
【００５８】図１２においてＤｓは第１の実施例のパラ
レル／シリアル変換出力と同じである。中央ＰＷＭは画
素データに応じて画素クロックの中心からパルス幅を成
長させるものである。左・右ＰＷＭは画素データに応じ
てそれぞれ画素クロックの左端、右端からパルス幅を成
長させるものである。第２の実施例では、１６階調の中
央、左、右ＰＷＭの構成を示す。
レル／シリアル変換出力と同じである。中央ＰＷＭは画
素データに応じて画素クロックの中心からパルス幅を成
長させるものである。左・右ＰＷＭは画素データに応じ
てそれぞれ画素クロックの左端、右端からパルス幅を成
長させるものである。第２の実施例では、１６階調の中
央、左、右ＰＷＭの構成を示す。
【００５９】図１１において、図１と同番号がついてい
るブロックは第１の実施例の説明と同じ動作をする。ま
た、ＥＸＯＲ４出力ＣＫ０が得られる過程は、第１の実
施例と同じなので説明を省略する。
るブロックは第１の実施例の説明と同じ動作をする。ま
た、ＥＸＯＲ４出力ＣＫ０が得られる過程は、第１の実
施例と同じなので説明を省略する。
【００６０】ＣＫ０は第１の実施例と同様、デューティ
比５０％のＳＣＫ周期Ｔｏのクロック信号である。
比５０％のＳＣＫ周期Ｔｏのクロック信号である。
【００６１】図１１における可変ディレー回路群９は可
変ディレー回路１０，１１，１２，４７，４８，４９，
５０の７つの動構成の可変ディレー回路が直列に接続さ
れている。ＤＦＦ１４のデータ入力端子には、可変ディ
レー回路１０の出力ＣＫ１が、負極性クロック入力端子
には可変ディレー回路１０の入力ＣＫ０が接続されてお
り、ＤＦＦ１４は可変ディレー回路１０の遅延量がＳＣ
Ｋ周期Ｔｏの１／２を越える異常状態を検出し、ＤＦＦ
１４とＯＲ１５により第１の実施例と同様可変ディレー
回路が異常動作モードで安定できないようにしている。
変ディレー回路１０，１１，１２，４７，４８，４９，
５０の７つの動構成の可変ディレー回路が直列に接続さ
れている。ＤＦＦ１４のデータ入力端子には、可変ディ
レー回路１０の出力ＣＫ１が、負極性クロック入力端子
には可変ディレー回路１０の入力ＣＫ０が接続されてお
り、ＤＦＦ１４は可変ディレー回路１０の遅延量がＳＣ
Ｋ周期Ｔｏの１／２を越える異常状態を検出し、ＤＦＦ
１４とＯＲ１５により第１の実施例と同様可変ディレー
回路が異常動作モードで安定できないようにしている。
【００６２】排他的否定論理和（ＥＸＮＯＲ）１３の入
力端子にはＣＫ０が、もう一方の入力端子には可変ディ
レー回路４７出力ＣＫ４が入力されている。ＥＸＮＯＲ
１３出力はＯＲ１５の入力端子に接続され、ＯＲ１５は
可変ディレー回路１０のディレー量がＴｏ／２以下の場
合はＥＸＮＯＲ１３の出力を、可変ディレー回路１０の
ディレー量がＴｏ／２以上をＤＦＦ１４が検出した期間
は“Ｈ”レベルを、チャージポンプ（ＣＰ）１６に出力
する。
力端子にはＣＫ０が、もう一方の入力端子には可変ディ
レー回路４７出力ＣＫ４が入力されている。ＥＸＮＯＲ
１３出力はＯＲ１５の入力端子に接続され、ＯＲ１５は
可変ディレー回路１０のディレー量がＴｏ／２以下の場
合はＥＸＮＯＲ１３の出力を、可変ディレー回路１０の
ディレー量がＴｏ／２以上をＤＦＦ１４が検出した期間
は“Ｈ”レベルを、チャージポンプ（ＣＰ）１６に出力
する。
【００６３】ＣＰ１６はＬＰＦ１７を介して可変ディレ
ー回路群９の全ての可変ディレー回路のディレー量制御
端子に接続され、ＥＸＮＯＲ１３（厳密にいえばＯＲ１
５）出力のデューティが５０％になるように可変ディレ
ー回路群にディレー量を制御する。
ー回路群９の全ての可変ディレー回路のディレー量制御
端子に接続され、ＥＸＮＯＲ１３（厳密にいえばＯＲ１
５）出力のデューティが５０％になるように可変ディレ
ー回路群にディレー量を制御する。
【００６４】図１２から明らかなように、ＣＫ０とＣＫ
４の位相がＴｏ／４であるということは、可変ディレー
回路群の各ディレー量が７Ｔｏ／１６になっていること
を示している。この状態でデューティ比５０％であるＣ
Ｋ０からＣＫ７の立上がり立下がりエッジは、画素クロ
ック１周期の間にＴｏ／１６の間隔で存在している。可
変ディレー回路群の入出力ＣＫ０からＣＫ７は変調部５
１に入力される。変調部５１は第１の実施例と同様の８
ビットパラレル／シリアル変換器と４ビットＰＷＭ回路
が構成されているものである。
４の位相がＴｏ／４であるということは、可変ディレー
回路群の各ディレー量が７Ｔｏ／１６になっていること
を示している。この状態でデューティ比５０％であるＣ
Ｋ０からＣＫ７の立上がり立下がりエッジは、画素クロ
ック１周期の間にＴｏ／１６の間隔で存在している。可
変ディレー回路群の入出力ＣＫ０からＣＫ７は変調部５
１に入力される。変調部５１は第１の実施例と同様の８
ビットパラレル／シリアル変換器と４ビットＰＷＭ回路
が構成されているものである。
【００６５】８ビットパラレル／シリアル変換器は図３
に示した構成で、図３の入力端子ＣＫ０，ＣＫ１，ＣＫ
２，ＣＫ３に図１１におけるＣＫ０，ＮＣＫ２，ＣＫ
４，ＮＣＫ６を接続すれば良い。ただしＮＣＫ２，ＮＣ
Ｋ６はＣＫ２，ＣＫ６の負極性である。
に示した構成で、図３の入力端子ＣＫ０，ＣＫ１，ＣＫ
２，ＣＫ３に図１１におけるＣＫ０，ＮＣＫ２，ＣＫ
４，ＮＣＫ６を接続すれば良い。ただしＮＣＫ２，ＮＣ
Ｋ６はＣＫ２，ＣＫ６の負極性である。
【００６６】図１２に示した中央ＰＷＭ、左ＰＷＭ、右
ＰＷＭを得る方法の一例を図１３に示す。この図１３に
示した論理を変調部が構成することによって、図１２に
示した各ＰＷＭ出力を得る事ができる。
ＰＷＭを得る方法の一例を図１３に示す。この図１３に
示した論理を変調部が構成することによって、図１２に
示した各ＰＷＭ出力を得る事ができる。
【００６７】図１３に示した“＊”印は掛け算を意味
し、論理ゲートではＡＮＤ回路で構成される。同様に、
“＋”印は足し算を意味し、論理ゲートではＯＲ回路で
構成される。しかし、図１２に示した各ＰＷＭ出力の作
成は図１３の論理だけに限定されるものではなく、本実
施例で作成される可変ディレー回路出力のもつ立上がり
・立下がりエッジ位相を使えば、容易に多数の構成で図
１２に示した各ＰＷＭ出力を得る事ができる。
し、論理ゲートではＡＮＤ回路で構成される。同様に、
“＋”印は足し算を意味し、論理ゲートではＯＲ回路で
構成される。しかし、図１２に示した各ＰＷＭ出力の作
成は図１３の論理だけに限定されるものではなく、本実
施例で作成される可変ディレー回路出力のもつ立上がり
・立下がりエッジ位相を使えば、容易に多数の構成で図
１２に示した各ＰＷＭ出力を得る事ができる。
【００６８】また、図１１の変調部に入力されるＭ１
は、例えばパラレル／シリアル変換とＰＷＭ動作を切り
替えるモード信号であり、Ｍ２はＭ１がＰＷＭを選択す
るモードにおいて中央ＰＷＭか左または右ＰＷＭを選択
するモード信号であり、Ｍ３はＭ２が左または右ＰＷＭ
を選択するモードにおいて例えば右ＰＷＭを選択するモ
ード信号である。なお、Ｍ２およびＭ３は、Ｍ１がＰＷ
Ｍモードを選択した場合に有効な為、画素データ入力８
ビットに対して各ＰＷＭは４ビットであるから、残りの
４ビットをＭ２，Ｍ３にあてる事も可能である。
は、例えばパラレル／シリアル変換とＰＷＭ動作を切り
替えるモード信号であり、Ｍ２はＭ１がＰＷＭを選択す
るモードにおいて中央ＰＷＭか左または右ＰＷＭを選択
するモード信号であり、Ｍ３はＭ２が左または右ＰＷＭ
を選択するモードにおいて例えば右ＰＷＭを選択するモ
ード信号である。なお、Ｍ２およびＭ３は、Ｍ１がＰＷ
Ｍモードを選択した場合に有効な為、画素データ入力８
ビットに対して各ＰＷＭは４ビットであるから、残りの
４ビットをＭ２，Ｍ３にあてる事も可能である。
【００６９】
【発明の効果】以上説明した通り、本発明によれば、画
素クロックの周波数より高い周波数のクロックを必要と
することなく、パラレルデータのシリアル化を可能とし
た画像信号処理装置を得ることができる。
素クロックの周波数より高い周波数のクロックを必要と
することなく、パラレルデータのシリアル化を可能とし
た画像信号処理装置を得ることができる。
【００７０】また、その他の本発明によれば、画素クロ
ックの周波数より高い周波数のクロックを必要とするこ
となく、パラレルデータのＰＷＭ信号化を可能とした画
像信号処理装置を得ることができる。
ックの周波数より高い周波数のクロックを必要とするこ
となく、パラレルデータのＰＷＭ信号化を可能とした画
像信号処理装置を得ることができる。
【図１】本発明の第１の実施例を表わすブロック図であ
る。
る。
【図２】図１の動作を説明するタイミング図である。
【図３】図１におけるパラレル／シリアル変換回路の一
例を示す回路図である。
例を示す回路図である。
【図４】可変ディレー回路の一例を示す回路図である。
【図５】図の動作を説明するタイミング図である。
【図６】可変ディレー回路における異常動作モードを示
すタイミング図である。
すタイミング図である。
【図７】チャージポンプ回路の一例を示す回路図であ
る。
る。
【図８】解像度による画像形成を説明する図である。
【図９】従来のパラレル／シリアル変換回路の一例を示
す回路図である。
す回路図である。
【図１０】図９の動作を説明するタイミング図である。
【図１１】本発明の第２の実施例を表わすブロック図で
ある。
ある。
【図１２】図１１の動作を説明するタイミング図であ
る。
る。
【図１３】第２の実施例における変調部の論理演算の一
例を示す図である。
例を示す図である。
２ ２分周回路 ３，１０，１１，１２，４７，４８，４９，５０ 可変
ディレー回路 ５，１４ Ｄ型フリップ・フロップ（ＤＦＦ） ７，１６ チャージポンプ回路（ＣＰ） ８，１７ ロー・パス・フィルタ（ＬＰＦ）
ディレー回路 ５，１４ Ｄ型フリップ・フロップ（ＤＦＦ） ７，１６ チャージポンプ回路（ＣＰ） ８，１７ ロー・パス・フィルタ（ＬＰＦ）
Claims (14)
- 【請求項１】 画素クロックに同期してパラレルデータ
をシリアルデータに変換する画像信号処理装置であっ
て、 前記画素クロックの１周期と同一のパルス周期を有し、
かつ、該パルスのデューティ比が５０％である基準パル
スを発生する基準パルス発生手段と、 前記画素クロックの１周期をＴｏとしたとき、それぞれ
がＴｏ・Ｍ／Ｎの遅延量（Ｎは正数、Ｍは（Ｎ／２）−
１以下の奇数）を有する遅延手段を、（Ｎ／２）−１個
用いて縦続接続して成る縦続遅延手段と、 前記基準パルスを前記縦続遅延手段に入力することによ
り各々の遅延手段から出力される（Ｎ／２）−１個の各
遅延パルスと、前記基準パルスとから成るＮ／２個のパ
ルスに基づいて、前記画素クロックの１周期中にＮビッ
トのパラレルデータをシリアルデータに変換して出力す
る変換手段とを具備したことを特徴とする画像信号処理
装置。 - 【請求項２】 請求項１において、前記基準パルス発生
手段は、前記画素クロックを入力し、パルス周期が２Ｔ
ｏであってデューティ比が５０％である２倍周期パルス
を出力する分周手段と、 前記２倍周期パルスを入力し、該２倍周期パルスをＴｏ
／２だけ遅延させて出力するＴｏ／２遅延手段と、 前記分周手段の出力と前記Ｔｏ／２遅延手段の出力を入
力し、前記画素クロックに同期した前記基準パルスを発
生する論理ゲート手段とを有することを特徴とする画像
信号処理装置。 - 【請求項３】 請求項２において、前記論理ゲート手段
として、排他的論理和ゲート回路を用いることを特徴と
する画像信号処理装置。 - 【請求項４】 請求項２において、前記Ｔｏ／２遅延手
段として可変ディレー回路を用い、該可変ディレー回路
のディレー量制御端子には、前記論理ゲート手段の出力
に併せて、該可変ディレー回路の異常動作モードを検出
する回路の出力を入力させることを特徴とする画像信号
処理装置。 - 【請求項５】 請求項４において、前記可変ディレー回
路の異常動作モードを検出する回路は、前記可変ディレ
ー回路の入力パルスをクロック端子に入力し、且つ、前
記可変ディレー回路の出力パルスをＤ端子に入力するＤ
型フリップフロップを含むことを特徴とする画像信号処
理装置。 - 【請求項６】 請求項１に記載の縦続遅延手段に含まれ
る各遅延手段として、請求項４に記載の可変ディレー回
路を用いると共に、いずれかの可変ディレー回路に対し
て請求項５に記載の異常動作モード検出回路を付加する
ことを特徴とする画像信号処理装置。 - 【請求項７】 画素クロックに同期してパラレルデータ
をシリアルデータに変換する画像信号処理装置であっ
て、 前記画素クロックの１周期と同一のパルス周期を有し、
かつ、該パルスのデューティ比が５０％であるパルスを
発生する基準パルス発生手段と、 前記画素クロックの１周期をＴｏとしたとき、それぞれ
がＴｏ・Ｍ（２N ）の遅延量（Ｎは正数、Ｍは２(N-1)
−１以下の奇数）を有する遅延手段を、２(N-1) −１個
用いて縦続接続して成る縦続遅延手段と、 前記基準パルスを前記縦続遅延手段に入力することによ
り各々の遅延手段から出力される２(N-1) −１個の各遅
延パルスと、前記基準パルスとから成る２(N-1) 個のパ
ルスに基づいて、前記画素クロックの１周期中に２
(N-1) ビットのパラレルデータをシリアルデータに変換
して出力する変換手段とを具備したことを特徴とする画
像信号処理装置。 - 【請求項８】 請求項７において、前記変換手段は、前
記シリアルデータに加えて、あるいは前記シリアルデー
タの替わりに、ＮビットのＰＷＭ信号を出力することを
特徴とする画像信号処理装置。 - 【請求項９】 請求項８において、前記ＰＷＭ信号は、
中央ＰＷＭモード，左ＰＷＭモードまたは左ＰＷＭモー
ドのいずれかに従って出力されることを特徴とする画像
信号処理装置。 - 【請求項１０】 請求項７において、前記基準パルス発
生手段は、前記画素クロックを入力し、パルス周期が２
Ｔｏであってデューティ比が５０％である２倍周期パル
スを出力する分周手段と、 前記２倍周期パルスを入力し、該２倍周期パルスをＴｏ
／２だけ遅延させて出力するＴｏ／２遅延手段と、 前記分周手段の出力と前記Ｔｏ／２遅延手段の出力を入
力し、前記画素クロックに同期した前記基準パルスを発
生する論理ゲート手段とを有することを特徴とする画像
信号処理装置。 - 【請求項１１】 請求項１０において、前記論理ゲート
手段として、排他的論理和ゲート回路を用いることを特
徴とする画像信号処理装置。 - 【請求項１２】 請求項１０において、前記Ｔｏ／２遅
延手段として可変ディレー回路を用い、該可変ディレー
回路のディレー量制御端子には、前記論理ゲート手段の
出力に併せて、該可変ディレー回路の異常動作モードを
検出する回路の出力を入力させることを特徴とする画像
信号処理装置。 - 【請求項１３】 請求項１２において、前記可変ディレ
ー回路の異常動作モードを検出する回路は、前記可変デ
ィレー回路の入力パルスをクロック端子に入力し、且
つ、前記可変ディレー回路の出力パルスをＤ端子に入力
するＤ型フリップフロップを含むことを特徴とする画像
信号処理装置。 - 【請求項１４】 請求項７に記載の縦続遅延手段に含ま
れる各遅延手段として、請求項１２に記載の可変ディレ
ー回路を用いると共に、いずれかの可変ディレー回路に
対して請求項１３に記載の異常動作モード検出回路を付
加することを特徴とする画像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203324A JPH1051319A (ja) | 1996-08-01 | 1996-08-01 | 画像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203324A JPH1051319A (ja) | 1996-08-01 | 1996-08-01 | 画像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051319A true JPH1051319A (ja) | 1998-02-20 |
Family
ID=16472136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203324A Pending JPH1051319A (ja) | 1996-08-01 | 1996-08-01 | 画像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203585A (ja) * | 2000-01-24 | 2001-07-27 | Mitsubishi Electric Corp | パラレル−シリアル変換回路 |
| JP2002307746A (ja) * | 2001-04-11 | 2002-10-23 | Canon Inc | 画素変調回路およびレーザー印画エンジン |
-
1996
- 1996-08-01 JP JP8203324A patent/JPH1051319A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203585A (ja) * | 2000-01-24 | 2001-07-27 | Mitsubishi Electric Corp | パラレル−シリアル変換回路 |
| JP2002307746A (ja) * | 2001-04-11 | 2002-10-23 | Canon Inc | 画素変調回路およびレーザー印画エンジン |
| JP4497747B2 (ja) * | 2001-04-11 | 2010-07-07 | キヤノン株式会社 | 画素変調回路およびレーザー印画エンジン |
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