JPH1051270A - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
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- JPH1051270A JPH1051270A JP21785196A JP21785196A JPH1051270A JP H1051270 A JPH1051270 A JP H1051270A JP 21785196 A JP21785196 A JP 21785196A JP 21785196 A JP21785196 A JP 21785196A JP H1051270 A JPH1051270 A JP H1051270A
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- Japan
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- output
- input
- switched capacitor
- capacitance
- switch
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 スイッチトキャパシタ回路の省電力化
【構成】 能動素子として奇数段のＣＭＯＳインバータ
を使用する。
を使用する。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチトキャパシ
タ回路に関する。
タ回路に関する。
【０００２】
【従来の技術】スイッチトキャパシタ回路（以下ＳＣ回
路という。）は伝送システムや信号処理システムのため
のフィルタをＬＳＩ上で実現する上で重要性が高く、機
能の多様性、省電力性等優れた点が多い。ここにスイッ
チトキャパシタ回路はキャパシタンスの電荷保存則を基
本とし、複数のスイッチの開閉により所望の機能を実現
する。そして、ＳＣ回路のダイナミックレンジを確保
し、かつ寄生容量の影響を最小限に抑えるために、演算
増幅器が使用されていた。
路という。）は伝送システムや信号処理システムのため
のフィルタをＬＳＩ上で実現する上で重要性が高く、機
能の多様性、省電力性等優れた点が多い。ここにスイッ
チトキャパシタ回路はキャパシタンスの電荷保存則を基
本とし、複数のスイッチの開閉により所望の機能を実現
する。そして、ＳＣ回路のダイナミックレンジを確保
し、かつ寄生容量の影響を最小限に抑えるために、演算
増幅器が使用されていた。
【０００４】
【発明が解決しようとする課題】しかし演算増幅器は一
般に差動型であり、入力電圧に対応した電流値の差に呼
応して出力電圧を生成するものであり、比較的大きな内
部電流が常に生じる。このため従来のＳＣ回路は、その
省電力性に限界があり、一層の改良が望まれていた。
般に差動型であり、入力電圧に対応した電流値の差に呼
応して出力電圧を生成するものであり、比較的大きな内
部電流が常に生じる。このため従来のＳＣ回路は、その
省電力性に限界があり、一層の改良が望まれていた。
【０００５】本発明はこのような従来の問題点を解消す
べく創案されたもので、消費電力が従来よりも少ないＳ
Ｃ回路を提供することを目的とする。
べく創案されたもので、消費電力が従来よりも少ないＳ
Ｃ回路を提供することを目的とする。
【課題を解決するための手段】本発明に係るＳＣ回路
は、演算増幅器にかえて奇数段のＣＭＯＳインバータよ
りなる反転増幅部を用いたものである。
は、演算増幅器にかえて奇数段のＣＭＯＳインバータよ
りなる反転増幅部を用いたものである。
【０００６】
【発明の実施の形態】次に本発明に係るＳＣ回路の実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【０００７】
【実施例】図１において、スイッチトキャパシタ回路は
複数の受動スイッチトキャパシタ回路ＳＣ１〜ＳＣｎを
有し、ＳＣ１〜ＳＣｎには入力電圧Ｖ１〜Ｖｎが入力さ
れている。ＳＣ１〜ＳＣｎの出力は統合されつつ反転増
幅部Ｉ１の入力に接続されている。
複数の受動スイッチトキャパシタ回路ＳＣ１〜ＳＣｎを
有し、ＳＣ１〜ＳＣｎには入力電圧Ｖ１〜Ｖｎが入力さ
れている。ＳＣ１〜ＳＣｎの出力は統合されつつ反転増
幅部Ｉ１の入力に接続されている。
【０００８】図２に示すように、受動スイッチトキャパ
シタＳＣ１は、入力電圧Ｖ２１（図１のＶ１に対応）に
接続されたスイッチＳＷ２１、このＳＷ２１に入力が接
続された入力キャパシタンスＣ２、この入力キャパシタ
ンスＣ２の出力に接続されたスイッチ２２を有し、ＳＷ
２２から出力電圧Ｖ２２が出力される。
シタＳＣ１は、入力電圧Ｖ２１（図１のＶ１に対応）に
接続されたスイッチＳＷ２１、このＳＷ２１に入力が接
続された入力キャパシタンスＣ２、この入力キャパシタ
ンスＣ２の出力に接続されたスイッチ２２を有し、ＳＷ
２２から出力電圧Ｖ２２が出力される。
【０００９】入力キャパシタンスＣ２の入出力には、グ
ランドに接続されたスイッチＳＷ２３、ＳＷ４がそれぞ
れ接続され、入力キャパシタンスＣ２の各端子を個々に
接地し得るようになっている。
ランドに接続されたスイッチＳＷ２３、ＳＷ４がそれぞ
れ接続され、入力キャパシタンスＣ２の各端子を個々に
接地し得るようになっている。
【００１０】受動スイッチトキャパシタ回路ＳＣ１は、
ＳＷ２１，ＳＷ２２を閉成したときに、Ｃ２には入出力
電圧Ｖ２１、Ｖ２２の差に応じた電荷が保持される。こ
こで電荷をＱとすると、
ＳＷ２１，ＳＷ２２を閉成したときに、Ｃ２には入出力
電圧Ｖ２１、Ｖ２２の差に応じた電荷が保持される。こ
こで電荷をＱとすると、
【数１】 である。
【００１１】またＳＷ２１、ＳＷ２４を閉成したときに
は、Ｃ２にはＶ２１に対応した電荷Ｑが充電される。
は、Ｃ２にはＶ２１に対応した電荷Ｑが充電される。
【数２】 この後、ＳＷ２１、ＳＷ２４を開放して、ＳＷ２３、Ｓ
Ｗ２２を閉成すると、
Ｗ２２を閉成すると、
【数３】 であり、式（２）、（３）より、以下のとおりとなる。
【数４】 従って、Ｖ２１を反転した出力を生成し得る。
【００１２】前記反転増幅部Ｉ１の入出力間には、スイ
ッチＳＷ１、ＳＷ２を介して帰還キャパシタンスＣ１が
接続され、ＳＷ１、ＳＷ２を閉成した状態では、反転増
幅部Ｉ１の出力Ｖｏｕｔは以下のとおりとなる。ここで
各受動スイッチトキャパシタＳＣｉの入力キャパシタン
スＣ２をＣ２ｉと表記し、入力電圧Ｖｉの反転、非反転
をｓｉｇｎ（ｉ）（反転：ｓｉｇｎ（ｉ）＝−１，非反
転：ｓｉｇｎ（ｉ）＝１）で表記する。
ッチＳＷ１、ＳＷ２を介して帰還キャパシタンスＣ１が
接続され、ＳＷ１、ＳＷ２を閉成した状態では、反転増
幅部Ｉ１の出力Ｖｏｕｔは以下のとおりとなる。ここで
各受動スイッチトキャパシタＳＣｉの入力キャパシタン
スＣ２をＣ２ｉと表記し、入力電圧Ｖｉの反転、非反転
をｓｉｇｎ（ｉ）（反転：ｓｉｇｎ（ｉ）＝−１，非反
転：ｓｉｇｎ（ｉ）＝１）で表記する。
【数５】 ここに、
【数６】 と設定され、
【数７】 なる符号付きの重み付加算が行われる。
【００１３】そしてＣ２ｉの値を一定、すなわち、
【数８】 とすると、式（９）は単なる電圧の符号付き加算とな
る。
る。
【００１４】またＶ１〜Ｖｎを共通の入力電圧（Ｖｃと
する）とし、Ｃ２１〜Ｃ２ｎを２のべき乗の比率に比例
した値に設定すれば、
する）とし、Ｃ２１〜Ｃ２ｎを２のべき乗の比率に比例
した値に設定すれば、
【数９】 ｂｉ=１ 、 ０ 、−１ なるＶｃと２進数との乗算が実現される。なお、式（１
１）のｂｉの値は、ＳＣｉの出力がグランドに接続され
ているときには「０」、Ｃ２出力電圧に接続されている
ときは「１」で３ある。この接続は、例えば、ＳＷ２
２、ＳＷ２４の閉成時が「０」、ＳＷ２１、ＳＷ２２の
閉成時が「１」、ＳＷ２２、ＳＷ２３の閉成時が「−
１」である。
１）のｂｉの値は、ＳＣｉの出力がグランドに接続され
ているときには「０」、Ｃ２出力電圧に接続されている
ときは「１」で３ある。この接続は、例えば、ＳＷ２
２、ＳＷ２４の閉成時が「０」、ＳＷ２１、ＳＷ２２の
閉成時が「１」、ＳＷ２２、ＳＷ２３の閉成時が「−
１」である。
【００１５】前記反転増幅部Ｉ１は一般にオフセット電
圧を生じ、入力電圧が０Ｖのときに出力にはＶｏｆｆ
（≠０Ｖ）の電圧を生じる。このオフセット電圧を解消
するために、Ｉ１出力をＣ１入力に導くスイッチＳＷ
３、およびＣ１出力をグランドに接続するスイッチＳＷ
４が設けられている。
圧を生じ、入力電圧が０Ｖのときに出力にはＶｏｆｆ
（≠０Ｖ）の電圧を生じる。このオフセット電圧を解消
するために、Ｉ１出力をＣ１入力に導くスイッチＳＷ
３、およびＣ１出力をグランドに接続するスイッチＳＷ
４が設けられている。
【００１６】前記ＳＷ１、ＳＷ２を開放し、ＳＷ３、Ｓ
Ｗ４、ＳＷ２２、ＳＷ２３を閉成することにより、Ｃ１
の入力にはＶｏｆｆが印加され、その出力には０Ｖ（グ
ランド）が印加される。その結果、Ｉ１の入力における
電圧Ｖｏｆｆに対応した電荷ＱがＣ１、Ｃ２に充電され
る。
Ｗ４、ＳＷ２２、ＳＷ２３を閉成することにより、Ｃ１
の入力にはＶｏｆｆが印加され、その出力には０Ｖ（グ
ランド）が印加される。その結果、Ｉ１の入力における
電圧Ｖｏｆｆに対応した電荷ＱがＣ１、Ｃ２に充電され
る。
【数１０】
【００１７】その後Ｖ１〜Ｖｎの１個または複数の信号
電圧が入力されたとき、Ｃ２ｉ、およびＣ１には、以下
の電荷が充電される。
電圧が入力されたとき、Ｃ２ｉ、およびＣ１には、以下
の電荷が充電される。
【数１１】 電荷保存則より、式（１２）、（１３）の電荷Ｑは等し
いので、
いので、
【数１２】 であり、
【数１３】 となるので、オフセット電圧が相殺されることになる。
【００１８】図３は前記反転増幅部Ｉ１の構成を示す。
反転増幅部Ｉ１は３段のＣＭＯＳインバータＩ３１、Ｉ
３２、Ｉ３３を直列に接続してなり、最終段ＣＭＯＳイ
ンバータＩ３１の出力には、接地されたキャパシタンス
ＣＧが接続され、そのローパス特性により、高周波領域
における反転増幅部のゲインを低下し、これによってス
イッチＳＷ２閉成時にＣ１を含む帰還路が形成されたと
きに、発振を生ずることを防止している。
反転増幅部Ｉ１は３段のＣＭＯＳインバータＩ３１、Ｉ
３２、Ｉ３３を直列に接続してなり、最終段ＣＭＯＳイ
ンバータＩ３１の出力には、接地されたキャパシタンス
ＣＧが接続され、そのローパス特性により、高周波領域
における反転増幅部のゲインを低下し、これによってス
イッチＳＷ２閉成時にＣ１を含む帰還路が形成されたと
きに、発振を生ずることを防止している。
【００１９】さらに反転増幅部Ｉ１における最終段より
も前段のＣＭＯＳインバータＩ３２の出力には、電源お
よびグランドにそれぞれ接続された１対のレジスタンス
ＲＥ３１、ＲＥ３２よりなる平衡レジスタンスが接続さ
れている。この平衡レジスタンスはＩ３２に対する負荷
となり、Ｉ３２のゲインを下げて反転増幅部Ｉ１の閉ル
ープゲインを低下する。前記キャパシタンスＣＧおよび
平衡レジスタンスの効果により、反転増幅部Ｉ１と帰還
路よりなる回路の発振が完全に防止され、その出力精度
が保証されている。
も前段のＣＭＯＳインバータＩ３２の出力には、電源お
よびグランドにそれぞれ接続された１対のレジスタンス
ＲＥ３１、ＲＥ３２よりなる平衡レジスタンスが接続さ
れている。この平衡レジスタンスはＩ３２に対する負荷
となり、Ｉ３２のゲインを下げて反転増幅部Ｉ１の閉ル
ープゲインを低下する。前記キャパシタンスＣＧおよび
平衡レジスタンスの効果により、反転増幅部Ｉ１と帰還
路よりなる回路の発振が完全に防止され、その出力精度
が保証されている。
【００２０】図４は前記ＣＭＯＳインバータＩ３１の構
成を示す。ＣＭＯＳインバータＩ３１はｐＭＯＳ（Ｔ４
１で示す。）、ｎＭＯＳ（Ｔ４２で示す。）を電源から
グランドに向かって直列に接続し、入力電圧Ｖｉｎ４
（図３のＶｉｎ３に相当する。）をこれらＭＯＳのゲー
トに共通に接続してなる。そして両ＭＯＳのドレインか
ら出力電圧Ｖｏｕｔ４が出力される。なおＩ３２，Ｉ３
３はＩ３１と同様に構成されているので説明を省略す
る。
成を示す。ＣＭＯＳインバータＩ３１はｐＭＯＳ（Ｔ４
１で示す。）、ｎＭＯＳ（Ｔ４２で示す。）を電源から
グランドに向かって直列に接続し、入力電圧Ｖｉｎ４
（図３のＶｉｎ３に相当する。）をこれらＭＯＳのゲー
トに共通に接続してなる。そして両ＭＯＳのドレインか
ら出力電圧Ｖｏｕｔ４が出力される。なおＩ３２，Ｉ３
３はＩ３１と同様に構成されているので説明を省略す
る。
【００２１】図５は前記スイッチＳＷ１の構成を示す。
スイッチＳＷ１はｐＭＯＳとｎＭＯＳを、一方ドレイン
が他方のソースに接続されるように、相互に接続してな
るアナログスイッチＴ５を有し、このアナログスイッチ
Ｔに入力電圧Ｖｉｎ５が接続されている。アナログスイ
ッチのｎＭＯＳのゲートにはコントロール信号Ｓ１が入
力され、ｐＭＯＳのゲートにはインバータＩ５を介して
コントロール信号Ｓ１が入力されている。これによって
Ｓ１がハイレベルのときにはＴ５が導通し、Ｓ１がロー
レベルのときにＴ５は遮断される。Ｔ５の出力側には、
Ｔ５と同様の構成の反対極性のＭＯＳを、ソース、ドレ
イン間を短絡してなるダミートランジスタＤＴ５が接続
され、Ｔ５の容量を相殺して、隣接するキャパシタンス
Ｃ２あるいはＣ１への影響が防止されている。これによ
って全体回路の演算精度が確保されている。従ってダミ
ートランジスタは隣接キャパシタンスの側に接続される
べきであり、例えばＳＷ１、ＳＷ２ではＣ１側、ＳＷ２
１、ＳＷ２２では両側にダミートランジスタを接続すべ
きである。但し、要求演算精度によってはダミートラン
ジスタは不要であり、コントロール信号も統合して、マ
ルチプレクサの回路モジュールを使用して回路を単純化
し得る。
スイッチＳＷ１はｐＭＯＳとｎＭＯＳを、一方ドレイン
が他方のソースに接続されるように、相互に接続してな
るアナログスイッチＴ５を有し、このアナログスイッチ
Ｔに入力電圧Ｖｉｎ５が接続されている。アナログスイ
ッチのｎＭＯＳのゲートにはコントロール信号Ｓ１が入
力され、ｐＭＯＳのゲートにはインバータＩ５を介して
コントロール信号Ｓ１が入力されている。これによって
Ｓ１がハイレベルのときにはＴ５が導通し、Ｓ１がロー
レベルのときにＴ５は遮断される。Ｔ５の出力側には、
Ｔ５と同様の構成の反対極性のＭＯＳを、ソース、ドレ
イン間を短絡してなるダミートランジスタＤＴ５が接続
され、Ｔ５の容量を相殺して、隣接するキャパシタンス
Ｃ２あるいはＣ１への影響が防止されている。これによ
って全体回路の演算精度が確保されている。従ってダミ
ートランジスタは隣接キャパシタンスの側に接続される
べきであり、例えばＳＷ１、ＳＷ２ではＣ１側、ＳＷ２
１、ＳＷ２２では両側にダミートランジスタを接続すべ
きである。但し、要求演算精度によってはダミートラン
ジスタは不要であり、コントロール信号も統合して、マ
ルチプレクサの回路モジュールを使用して回路を単純化
し得る。
【００２２】図６はそのように回路を単純化した第２実
施例を示す。第２実施例では、前記スイッチＳＷ２１、
ＳＷ２３に替えて１個のマルチプレクサＭＵＸ６１を使
用し、スイッチＳＷ２２、ＳＷ２４に替えてマルチプレ
クサＭＵＸ６２を使用している。
施例を示す。第２実施例では、前記スイッチＳＷ２１、
ＳＷ２３に替えて１個のマルチプレクサＭＵＸ６１を使
用し、スイッチＳＷ２２、ＳＷ２４に替えてマルチプレ
クサＭＵＸ６２を使用している。
【００２３】図７はマルチプレクサＭＵＸ６１の構成を
示す。ＭＵＸ６１はｐＭＯＳとｎＭＯＳを、一方ドレイ
ンが他方のソースに接続されるように、相互に接続して
なるアナログスイッチＴ７１、Ｔ７２有し、アナログス
イッチＴ７１には入力電圧Ｖｉｎ７が接続され、Ｔ７２
はグランドに接続されている。アナログスイッチＴ７１
のｎＭＯＳのゲートにはコントロール信号Ｓ２が入力さ
れ、ｐＭＯＳのゲートにはインバータＩ７を介してコン
トロール信号Ｓ２が入力されている。これによってＳ２
がハイレベルのときにはＴ７１が導通し、Ｓ１がローレ
ベルのときにＴ７１は遮断される。一方Ｔ７２は、ｐＭ
ＯＳのゲートにコントロール信号Ｓ２が入力され、ｎＭ
ＯＳのゲートにインバータＩ７を介してコントロール信
号Ｓ２が入力されている。これによってＳ２がローレベ
ルのときにはＴ７２が導通し、Ｓ２がハイレベルのとき
にＴ７２は遮断される。なおマルチプレクサＭＵＸ６２
はＭＵＸ６１と同様に構成されているので説明を省略す
る。
示す。ＭＵＸ６１はｐＭＯＳとｎＭＯＳを、一方ドレイ
ンが他方のソースに接続されるように、相互に接続して
なるアナログスイッチＴ７１、Ｔ７２有し、アナログス
イッチＴ７１には入力電圧Ｖｉｎ７が接続され、Ｔ７２
はグランドに接続されている。アナログスイッチＴ７１
のｎＭＯＳのゲートにはコントロール信号Ｓ２が入力さ
れ、ｐＭＯＳのゲートにはインバータＩ７を介してコン
トロール信号Ｓ２が入力されている。これによってＳ２
がハイレベルのときにはＴ７１が導通し、Ｓ１がローレ
ベルのときにＴ７１は遮断される。一方Ｔ７２は、ｐＭ
ＯＳのゲートにコントロール信号Ｓ２が入力され、ｎＭ
ＯＳのゲートにインバータＩ７を介してコントロール信
号Ｓ２が入力されている。これによってＳ２がローレベ
ルのときにはＴ７２が導通し、Ｓ２がハイレベルのとき
にＴ７２は遮断される。なおマルチプレクサＭＵＸ６２
はＭＵＸ６１と同様に構成されているので説明を省略す
る。
【発明の効果】前述のとおり、本発明に係るＳＣ回路
は、演算増幅器にかえて奇数段のＣＭＯＳインバータよ
りなる反転増幅部を用いたので、従来よりも低消費電力
で符号付きの加算乗算等を実行し得るというすぐれた効
果を有する。
は、演算増幅器にかえて奇数段のＣＭＯＳインバータよ
りなる反転増幅部を用いたので、従来よりも低消費電力
で符号付きの加算乗算等を実行し得るというすぐれた効
果を有する。
【図１】本発明に係るスイッチトキャパシタ回路の１実
施例を示す回路図である。
施例を示す回路図である。
【図２】同実施例における受動スイッチトキャパシタを
示す回路図である。
示す回路図である。
【図３】同実施例における反転増幅部を示す回路図であ
る。
る。
【図４】図３の反転増幅回路におけるＣＭＯＳインバー
タを示す回路図である。
タを示す回路図である。
【図５】同実施例に使用されるスイッチを示す回路図で
ある。
ある。
【図６】図２の受動スイッチトキャパシタの変形例を示
す回路図である。
す回路図である。
【図７】同変形例におけるマルチプレクサを示す回路図
である。
である。
Ｉ１．．．反転増幅部 Ｉ３１〜Ｉ３３．．．ＣＭＯＳインバータ ＳＣ１〜ＳＣｎ．．．受動スイッチトキャパシタ Ｃ１．．．帰還キャパシタンス Ｃ２．．．入力キャパシタンス ＳＷ１〜ＳＷ３、ＳＷ２１〜ＳＷ２４．．．スイッチ ＭＵＸ６１、ＭＵＸ６２．．．マルチプレクサ Ｔ５、ＤＴ５、Ｔ７１，Ｔ７２．．．トランジスタ回路 Ｖ１〜Ｖｎ、Ｖ２１、Ｖｉｎ３〜Ｖｉｎ５、Ｖｉｎ
７．．．入力電圧 Ｖｏｕｔ、Ｖ２２、Ｖｏｕｔ３〜Ｖｏｕｔ５、Ｖｏｕｔ
７．．．出力電圧。 1 整理番号＝ＹＺ１９９６００５Ａ
７．．．入力電圧 Ｖｏｕｔ、Ｖ２２、Ｖｏｕｔ３〜Ｖｏｕｔ５、Ｖｏｕｔ
７．．．出力電圧。 1 整理番号＝ＹＺ１９９６００５Ａ
フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内
Claims (5)
- 【請求項１】 入力電圧が接続された第１スイッチ
と、この第１スイッチの出力に入力が接続された入力キ
ャパシタンスと、この入力キャパシタンスの出力に接続
された第２スイッチと、前記入力キャパシタンスの入力
をグランドに接続する第３スイッチと、前記入力キャパ
シタンスの出力をグランドに接続する第４スイッチと、
を有する複数の受動スッチトキャパシタ回路と；各受動
スイッチトキャパシタ回路の前記第２スイッチの出力に
入力が接続された奇数段のＣＭＯＳインバータよりなる
反転増幅部と；この反転増幅部の入出力にそれぞれ入出
力が接続された帰還キャパシタンスとを備えているスイ
ッチトキャパシタ回路。 - 【請求項２】帰還キャパシタンスの入力と反転増幅部の
入力との間に接続された第５スイッチと、前記帰還キャ
パシタンスの出力と前記反転増幅部の出力との間に接続
された第６スイッチと、前記帰還キャパシタンスの入力
と前記反転増幅部の出力との間に接続された第７スイッ
チと、前記第５スイッチと前記帰還キャパシタンスの間
に接続されかつ帰還キャパシタンスの出力をグランドに
接続する第８スイッチとをさらに備えていることを特徴
とする請求項１記載のスイッチトキャパシタ回路。 - 【請求項３】反転増幅部における最終段のＣＭＯＳイン
バータの出力にはグランドに接続された接地キャパシタ
ンスが接続され、最終段以外の１個または複数のＣＭＯ
Ｓインバータの出力には、電源およびグランドにそれぞ
れ接続された１対の平衡レジスタンスが接続されている
ことを特徴とする請求項１記載のスイッチトキャパシタ
回路。 - 【請求項４】各受動スイッチトキャパシタ回路における
入力キャパシタンスは等しい容量に設定されていること
を特徴とする請求項１記載のスイッチトキャパシタ回
路。 - 【請求項５】各受動スイッチトキャパシタ回路における
入力キャパシタンスは２のべき乗比で段階的に設定さ
れ、各受動スイッチトキャパシタの入力電圧は共通の電
圧であることを特徴とする請求項１記載のスイッチトキ
ャパシタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21785196A JPH1051270A (ja) | 1996-07-31 | 1996-07-31 | スイッチトキャパシタ回路 |
| EP97113128A EP0822659A3 (en) | 1996-07-31 | 1997-07-30 | Switched capacitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21785196A JPH1051270A (ja) | 1996-07-31 | 1996-07-31 | スイッチトキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051270A true JPH1051270A (ja) | 1998-02-20 |
Family
ID=16710767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21785196A Pending JPH1051270A (ja) | 1996-07-31 | 1996-07-31 | スイッチトキャパシタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0822659A3 (ja) |
| JP (1) | JPH1051270A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413184B1 (ko) * | 2001-06-01 | 2003-12-31 | 한건희 | 반전증폭기를 이용한 스위치드 커패시터 회로 |
| KR100794310B1 (ko) | 2006-11-21 | 2008-01-11 | 삼성전자주식회사 | 스위치드 커패시터 회로 및 그것의 증폭 방법 |
| JP2011205322A (ja) * | 2010-03-25 | 2011-10-13 | Nippon Telegr & Teleph Corp <Ntt> | 可変利得増幅器 |
| JP2014204226A (ja) * | 2013-04-03 | 2014-10-27 | 旭化成エレクトロニクス株式会社 | リングアンプ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2358097A (en) | 1999-12-22 | 2001-07-11 | Ericsson Telefon Ab L M | A low voltage switched capacitor differential amplifier with improved dynamic range |
-
1996
- 1996-07-31 JP JP21785196A patent/JPH1051270A/ja active Pending
-
1997
- 1997-07-30 EP EP97113128A patent/EP0822659A3/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0822659A2 (en) | 1998-02-04 |
| EP0822659A3 (en) | 2000-05-03 |
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