JP3522457B2 - ベクトル絶対値演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複素数の実数部と
虚数部などの直交した２つの信号からなる合成ベクトル
の大きさをアナログ処理により算出するためのベクトル
絶対値演算回路に関する。

【０００２】

【従来の技術】直交した２つの信号の合成ベクトルの大
きさを算出する演算は各種の分野で行なわれている。例
えば、ＱＰＳＫ方式を使用したスペクトラム拡散通信シ
ステムの受信機においては、逆拡散後の信号が相関のピ
ークにあるか否かを判定するために、次の式（１）に示
すような、Ｉチャンネルの信号とＱチャンネルの信号と
からなる複素数の絶対値を計算することが行なわれてい
る。

【数１】 ここで、Ｍａｇ：複素数の絶対値である。

【０００３】通常、このような演算を行なう場合には、
近似式を用いてＤＳＰ（Digital Signal Processor）に
より演算することが行なわれている。例えば、米国スタ
ンフォード・テレコム社は、次の式（２）に示す近似式
を内部で演算するデジタルＬＳＩを開発しており、高い
評価を得ている。

【数２】 ここに、Ｍａｘ｛｝：最大値、Ｍｉｎ｛｝：最小値、Ａ
ｂｓ（）：絶対値である。

【０００４】一方、本発明者等は、従来より、低消費電
力で高速かつ高精度の演算を実行することができるアナ
ログ処理による種々の演算回路やフィルタ回路を提案し
ている。ここで、このアナログ型演算回路（以下、「ニ
ューロ演算回路」という）について説明する。図１５
（ａ）にこのニューロ演算回路の基本構成を示す。図１
５の（ａ）において、Ｖ１およびＶ２は入力端子、Ｖo
は出力端子である。また、Ａｍｐは反転増幅器である。
この反転増幅器Ａｍｐは、ＣＭＯＳインバータの出力が
ハイレベルからローレベルあるいはローレベルからハイ
レベルに遷移する部分を利用して、インバータを増幅器
として使用しているものであり、奇数段、例えば図示す
るように３段直列に接続されたＣＭＯＳインバータ１１
１、１１２、１１３により構成されている。

【０００５】また、前記入力端子Ｖ１と前記反転増幅器
Ａｍｐの入力側の点Ｂとの間には入力キャパシタンスＣ
１が直列に挿入されており、前記入力端子Ｖ２と前記点
Ｂとの間には入力キャパシタンスＣ２が直列に挿入され
ている。さらに、前記反転増幅器Ａｍｐの出力端子Ｖo
と入力端Ｂとの間にはフィードバックキャパシタンスＣ
f が接続されている。なお、抵抗Ｒ１およびＲ２は増幅
器のゲインを制御するために、また、キャパシタンスＣ
g は位相調整のためにそれぞれ設けられているものであ
り、いずれも、この反転増幅器Ａｍｐの発振を防止する
ためのものである。

【０００６】このように構成された回路において、前記
反転増幅器Ａｍｐの電圧増幅率は非常に大きいためこの
反転増幅器Ａｍｐの入力側のＢ点における電圧はほぼ一
定の値となり、このＢ点の電圧をＶb とする。このと
き、Ｂ点は各キャパシタンスＣ１、Ｃ２、Ｃf およびＣ
ＭＯＳインバータ１１１を構成するトランジスタのゲー
トに接続された点であり、いずれの電源からもフローテ
ィング状態にある点である。

【０００７】したがって、初期状態において、各キャパ
シタンスに蓄積されている電荷が０であるとすると、入
力電圧Ｖ１およびＶ２が印加された後においても、この
Ｂ点を基準としてみたときの各キャパシタンスに蓄積さ
れる電荷の総量は０となる。これにより、次の電荷保存
式が成立する。

【数３】

【０００８】ここで、前記Ｂ点の電圧Ｖb を反転増幅器
Ａｍｐに印加される電源電圧の１／２となるように設定
しておくとダイナミックレンジを最大とすることができ
るため、前記電圧Ｖｂは、電源が＋Ｖddと接地電位（０
［Ｖ］）により供給されているときはＶｂ＝Ｖdd／２と
され、電源が正負両電圧であるときはＶｂ＝０となるよ
うに設定される。ここでは、電源電圧が＋Ｖddと接地電
位とされており、Ｖｂ＝Ｖdd／２とされているものとす
る。したがって、前記式（３）より次の式（４）を導く
ことができる。

【数４】

【０００９】すなわち、ニューロ演算回路からは、
（（Ｃ１＋Ｃ２＋Ｃｆ）／（２Ｃｆ））Ｖddをオフセッ
ト電圧とし、各入力電圧Ｖ１、Ｖ２にそれぞれ入力キャ
パシタンスＣ１、Ｃ２とフィードバックキャパシタンス
Ｃf との比である係数（Ｃ１／Ｃf 、Ｃ２／Ｃｆ）を乗
算した電圧の和の大きさを有し、極性が反転された出力
電圧Ｖo が出力されることとなる。ここで、前記オフセ
ット電圧は、前記反転増幅器Ａｍｐの出力側にこれを相
殺する電圧をキャパシタンスを介して印加することによ
り容易に消去することができる。したがって、複数の入
力信号にそれぞれ所定の重み付けを行なって加算する重
み付け加算回路を構成することができる。

【００１０】また、この加算回路を２段直列に接続し、
前段の加算回路に正入力を印加し、後段の加算回路に負
入力を印加することにより、減算回路を構成することが
できる。さらにまた、前記入力キャパシタンスＣ１、Ｃ
２の大きさを制御信号に応じて変更することにより、該
制御信号と入力アナログ信号との乗算回路とすることが
できる。なお、以上においては２つの入力端子Ｖ１、Ｖ
２を有する場合について説明したが、入力端子の数は任
意の個数とすることができる。

【００１１】以上説明したように、前記ニューロ演算回
路を用いて種々の演算回路を構成することができ、ま
た、このニューロ演算回路は電圧のみで駆動しているた
め、非常に少ない消費電力で動作し、かつ、非常に高速
に演算動作を実行することができるものである。さら
に、キャパシタンスの比を利用しているが、キャパシタ
ンスの大きさは半導体基板上に形成される導体の面積に
より決定され、該導体の面積は高精度に制御することが
可能であるため、精度の良い演算回路を実現することが
できるものである。なお、以下、この明細書において、
煩雑さを避けるため、前記図１５の（ａ）に代えて、図
１５の（ｂ）に示すような簡略化した記載を用いること
とする。

【００１２】さて、このようなアナログ・アーキテクチ
ャを採用した回路はアナログ電圧を用いて演算を実行す
るものであるため、前述したようなＤＳＰなどのデジタ
ルＬＳＩとの適合性に問題がある。そこで本出願人は、
前記式（２）あるいはそれを改良した近似式を用いてア
ナログ処理によりベクトルの絶対値演算を実行する複素
数絶対値演算回路を提案している（特願平７−２７４８
３９号）。図１６にこの提案されている複素数絶対値演
算回路の一例のブロック図を示す。

【００１３】この図において、１２１は複素数の実部に
対応するＩ成分の信号が入力される入力端子、１２２は
複素数の虚部に対応するＱ成分の信号が入力される入力
端子、１２３は前記入力端子１２１から入力されるＩ成
分の信号の絶対値Ａｂｓ（Ｉ）を出力する第１の絶対値
回路、１２４は前記入力端子１２２から入力されるＱ成
分の信号の絶対値Ａｂｓ（Ｑ）を出力する第２の絶対値
回路である。また、１２５は前記第１の絶対値回路１２
３の出力と前記第２の絶対値回路１２４の出力との差
（Ａｂｓ（Ｉ）−Ａｂｓ（Ｑ））を出力する減算回路、
１２６は前記減算回路１２５の出力の絶対値（Ａｂｓ
（Ａｂｓ（Ｉ）−Ａｂｓ（Ｑ）））を出力する第３の絶
対値回路、１２７は前記第１の絶対値回路１２３、前記
第２の絶対値回路１２４および前記第３の絶対値回路１
２６からの各出力に対しそれぞれ所定の重みを付けてそ
れらを加算する加算回路であり、図示するように、前記
第１の絶対値回路１２３の出力に対しては重みｂ、前記
第２の絶対値回路１２４の出力に対しては重みｃ、前記
第３の絶対値回路１２６の出力に対しては重みａが付加
されている。

【００１４】また、この複素数絶対値回路における各演
算回路、すなわち、前記絶対値回路１２３、１２４、１
２６、前記減算回路１２５および前記加算回路１２７
は、いずれも、前述したニューロ演算回路を用いて構成
されている。そして、前記絶対値回路１２３、１２４お
よび１２６は、いずれも同一の構成を有しており、その
構成を図１７に示す。この図において、１３１はアナロ
グ入力信号電圧Ｖinが印加される入力端子、１３７は該
入力信号Ｖinの絶対値｜Ｖin｜に対応する信号が出力さ
れる出力端子である。

【００１５】１３２は入力キャパシタンス（Ｃ１）、１
３３はフィードバックキャパシタンス（Ｃｆ）、１３４
は前述した反転増幅器であり、これらにより前記ニュー
ロ演算回路が構成されている。ここで、入力キャパシタ
ンス１３２とフィードバックキャパシタンス１３３との
容量比は１（Ｃ１＝Ｃｆ）とされているため、前記式
（４）より、この反転増幅器１３４の出力電圧は、前記
入力端子１３１から入力される信号電圧Ｖinの反転出力
（Ｖdd−Ｖin）となる。

【００１６】１３５は例えばＣＭＯＳ構成とされたイン
バータ回路であり、そのスレッシュホールド電圧Ｖthは
電源電圧Ｖddの１／２、すなわち、Ｖth＝Ｖdd／２とさ
れている。したがって、入力信号電圧ＶinがＶdd／２よ
り高いかまたは等しいときはその出力はローレベル（０
［Ｖ］）となり、入力信号電圧Ｖinがスレッシュホール
ド電圧Ｖthよりも低いときはその出力はハイレベル（Ｖ
dd）となる。すなわち、このインバータ１３５は入力信
号電圧Ｖinと電圧Ｖdd／２とを比較するコンパレータと
して動作する。

【００１７】１３６は例えば一対のＣＭＯＳトランスミ
ッションゲートなどにより構成されたマルチプレクサで
あり、前記インバータ１３５の出力がローレベルのとき
は前記反転増幅器１３４からの出力（Ｖdd−Ｖin）が選
択されて出力端子１３７に出力され、前記インバータ１
３５の出力がハイレベルのときは前記入力信号Ｖinがそ
のまま出力端子１３７から出力されるようになされてい
る。

【００１８】したがって、この絶対値回路は、入力信号
Ｖinが、Ｖin≧Ｖdd／２のときにはＶdd−Ｖinを出力
し、Ｖin＜Ｖdd／２のときはＶinを出力するように構成
されており、Ｖdd／２を基準レベルとして、該基準レベ
ルよりも高い入力信号Ｖinを基準電圧よりも低い方向に
反転した信号、すなわち、入力信号のＶdd／２を基準レ
ベルとした絶対値信号の反転信号が出力される。

【００１９】ここで、前記加算回路１２７における重み
係数として、ａ＝５／２２、ｂ＝ｃ＝１５／２２とする
ことにより、次の式（５）に示す近似式を用いて演算さ
れた複素数の絶対値Ｍａｇが前記出力端子１２８から出
力される。

【数５】 この近似式（５）は、前述した式（２）よりも良好な近
似を与えるものであり、また、前記重み係数ａ、ｂ、ｃ
をその他の値に変更することにより、それに対応した近
似式を用いてベクトルの絶対値を算出することが可能と
なる。

【００２０】

【発明が解決しようとする課題】前述した複素数絶対値
演算回路によれば、アナログ型の演算回路（ニューロ演
算回路）を用いて、高速かつ低消費電力で、複素数の絶
対値を精度よく近似計算することができるものである
が、多くのニューロ演算回路を必要としており、構成が
複雑なものとなっていた。例えば、前記図１６に示した
回路においては、ニューロ演算回路が前記絶対値回路に
それぞれ１つずつ、前記減算回路に２つ、前記加算回路
に１つの合計６個のニューロ演算回路を必要としてい
る。

【００２１】また、このようなアナログ型演算回路にお
いては、動作中に各キャパシタンスに電荷残留が生じ、
これによりオフセット電圧が発生して出力精度が低下す
るという問題点がある。この問題は、所定の期間ごとに
残留電荷を解消するいわゆるリフレッシュをおこなうこ
とにより解決することができるが、処理速度を低下させ
ることなくリフレッシュを行なうためには、各構成要素
を２重に設けて交替的にリフレッシュを行なわなければ
ならず、そのためには、構成要素数が２倍に増加すると
いう問題点がある。

【００２２】そこで、本発明は、より簡単な構成で複素
数の実数部と虚数部などの直交した２つの信号からなる
合成ベクトルの絶対値を算出することのできるベクトル
絶対値演算回路を提供することを目的としている。ま
た、最小限のハードウエアの増加量でリフレッシュを行
なうことができるアナログ型のベクトル絶対値演算回路
を提供することを目的としている。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のベクトル絶対値演算回路は、２次元ベクト
ルの第１の要素に対応する第１の入力信号が入力され、
該第１の入力信号と振幅が同一で単一の極性とされた第
１の絶対値信号を出力する第１の絶対値回路と、２次元
ベクトルの第２の要素に対応する第２の入力信号が入力
され、該第２の入力信号と振幅が同一で単一の極性とさ
れた第２の絶対値信号を出力する第２の絶対値回路と、
前記第１の絶対値信号と前記第２の絶対値信号のうちの
大きい方の信号に対して第１の係数を乗算し、前記第１
の絶対値信号と前記第２の絶対値信号のうちの小さい方
の信号に対して第２の係数を乗算し、前記両乗算結果信
号を加算して出力する演算手段とを有するものである。

【００２４】また、本発明の他のベクトル絶対値演算回
路は、２次元ベクトルの第１の要素に対応する第１の入
力信号が入力される第１の入力端子と、２次元ベクトル
の第２の要素に対応する第２の入力信号が入力される第
２の入力端子と、前記第１の入力端子に接続され、前記
第１の入力信号と振幅が同一で単一の極性とされた第１
の絶対値信号を出力する第１の絶対値回路と、前記第２
の入力端子に接続され、前記第２の入力信号と振幅が同
一で単一の極性とされた第２の絶対値信号を出力する第
２の絶対値回路と、前記第１の絶対値信号と前記第２の
絶対値信号とを比較する比較回路と、前記比較回路にお
ける比較の結果、前記第１の絶対値信号が前記第２の絶
対値信号よりも大きいかあるいは等しい場合には前記第
１の絶対値信号を選択し、前記第１の絶対値信号が前記
第２の絶対値信号よりも小さい場合には前記第２の絶対
値信号を選択して出力する第１の選択手段と、前記比較
回路における比較の結果、前記第１の絶対値信号が前記
第２の絶対値信号よりも大きいかあるいは等しい場合に
は前記第２の絶対値信号を選択し、前記第１の絶対値信
号が前記第２の絶対値信号よりも小さい場合には前記第
１の絶対値信号を選択して出力する第２の選択手段と、
前記第１の選択手段からの入力信号に対して第１の係数
を乗算し、前記第２の選択手段からの入力信号に対して
は第２の係数を乗算し、該両乗算結果信号を加算して出
力する重み付き加算回路とを有するものである。

【００２５】さらに、本発明のさらに他のベクトル絶対
値演算回路は、２次元ベクトルの第１の要素に対応する
第１の入力信号が入力される第１の入力端子と、２次元
ベクトルの第２の要素に対応する第２の入力信号が入力
される第２の入力端子と、前記第１の入力端子に接続さ
れ、前記第１の入力信号と振幅が同一で単一の極性とさ
れた第１の絶対値信号を出力する第１の絶対値回路と、
前記第２の入力端子に接続され、前記第２の入力信号と
振幅が同一で単一の極性とされた第２の絶対値信号を出
力する第２の絶対値回路と、前記第１の絶対値信号に対
して第１の係数を乗算し、前記第２の絶対値信号に対し
て第２の係数を乗算し、該両乗算結果信号を加算して出
力する第１の重み付き加算回路と、前記第１の絶対値信
号に対して第２の係数を乗算し、前記第２の絶対値信号
に対して第１の係数を乗算し、該両乗算結果を加算して
出力する第２の重み付き加算回路と、前記第１の絶対値
信号と前記第２の絶対値信号とを比較する比較回路と、
前記比較回路における比較の結果、前記第１の絶対値信
号が前記第２の絶対値信号よりも大きいかあるいは等し
い場合には前記第１の重み付き加算回路の出力を選択し
て出力し、前記第１の絶対値信号が前記第２の絶対値信
号よりも小さい場合には前記第２の重み付き加算回路の
出力を選択して出力する選択手段とを有するものであ
る。そして、前記第１の係数は１０／１１とされ、前記
第２の係数は５／１１とされている。

【００２６】また、前記重み付き加算回路は、第１の入
力端子と、第２の入力端子と、一端が前記第１の入力端
子に接続された第１の入力キャパシタンスと、一端が前
記第２の入力端子に接続された第２の入力キャパシタン
スと、入力側に前記第１の入力キャパシタンスの他端と
前記第２の入力キャパシタンスの他端とが接続され、か
つ、出力側と入力側との間にフィードバックキャパシタ
ンスが接続された反転増幅器とを有するものである。

【００２７】さらにまた、前記第１の重み付き加算回路
および前記第２の重み付き加算回路は、いずれも、前記
第１の絶対値信号と基準電位とが入力され、そのいずれ
か一方を出力する第１のマルチプレクサと、前記第２の
絶対値信号と基準電位とが入力され、そのいずれか一方
を出力する第２のマルチプレクサと、一端が前記第１の
マルチプレクサの出力に接続された第１の入力キャパシ
タンスと、一端が前記第２のマルチプレクサの出力に接
続された第２の入力キャパシタンスと、入力側に前記第
１の入力キャパシタンスの他端と前記第２の入力キャパ
シタンスの他端とが接続され、かつ、出力側と入力側と
の間にフィードバックキャパシタンスが接続された反転
増幅器と、前記フィードバックキャパシタンスに並列に
接続されたスイッチ回路とを有しており、前記選択手段
により出力として選択されない重み付き加算回路には前
記基準電位が入力され、当該スイッチ回路が閉成される
ように制御されるものである。

【００２８】さらにまた、前記第１の絶対値回路は、前
記第１の入力信号が入力される入力端子と、前記第１の
入力信号の極性を反転した出力信号を出力する極性反転
回路と、前記第１の入力信号の極性に応じて、前記第１
の入力信号と前記極性反転回路の出力信号とを選択して
出力する選択回路とを有しているものである。さらにま
た、前記第２の絶対値回路は、前記第２の入力信号が入
力される入力端子と、第１および第２の出力端子と、前
記第２の入力信号の極性を反転した出力信号を出力する
極性反転回路と、前記第２の入力信号が第１の極性であ
るときに、前記極性反転回路の出力信号を前記第１の出
力端子に出力するとともに、前記第２の入力信号を前記
第２の出力端子に出力し、前記第２の入力信号が第２の
極性であるときに、前記第２の入力信号を前記第１の出
力端子に出力するとともに、前記極性反転回路の出力信
号を前記第２の出力端子に出力する選択回路手段とを有
するものである。

【００２９】さらにまた、前記極性反転回路は、一端が
前記入力端子に接続され、他端が反転増幅器の入力端に
接続された入力キャパシタンスと、出力側と入力側との
間にフィードバックキャパシタンスが接続された前記反
転増幅器とを有しており、前記入力キャパシタンスと前
記フィードバックキャパシタンスとの容量比は１とされ
ているものであり、また、一方の入力が前記入力端子に
接続され、他方の入力に基準電位が印加され、制御信号
入力に応じて前記入力端子から入力される信号と前記基
準電位のいずれか一方を選択して出力するマルチプレク
サ回路と、該マルチプレクサ回路の出力に一端が接続さ
れ、他端が反転増幅器の入力端に接続された入力キャパ
シタンスと、出力側と入力側との間に前記入力キャパシ
タンスと同一の容量を有するフィードバックキャパシタ
ンスが接続された反転増幅器と、前記フィードバックキ
ャパシタンスに並列に接続され、前記制御信号に応じて
開閉制御されるスイッチ回路とを有しており、前記制御
信号は、前記第１の絶対値回路の出力信号とされている
ものである。

【００３０】さらにまた、前記第２の絶対値回路は、前
記第２の入力信号が入力される入力端子と、第１および
第２の出力端子と、一方の入力が前記入力端子に接続さ
れ、他方の入力に基準電位が印加され、制御信号入力に
応じて前記入力端子から入力される信号と前記基準電位
のいずれか一方を選択して出力するマルチプレクサ回路
と、該マルチプレクサ回路の出力に一端が接続され、他
端が反転増幅器の入力端に接続された入力キャパシタン
スと、出力側と入力側との間に前記入力キャパシタンス
と同一の容量を有するフィードバックキャパシタンスが
接続された反転増幅器と、前記フィードバックキャパシ
タンスに並列に接続され、前記制御信号に応じて開閉制
御されるスイッチ回路とを有する第１および第２の極性
反転回路と、前記第２の入力信号が第１の極性であると
きに、前記第１の極性反転回路の出力信号を前記第１の
出力端子に出力するとともに、前記第２の入力信号を前
記第２の出力端子に出力し、前記第２の入力信号が第２
の極性であるときに、前記第２の入力信号を前記第１の
出力端子に出力するとともに、前記第２の極性反転回路
の出力を前記第２の出力端子に出力する選択手段を有す
るものである。

【００３１】そして、前記反転増幅器は奇数段直列に接
続されたインバータ回路により構成されているものであ
り、また、前記第１の係数は前記フィードバックキャパ
シタンスと前記第１の入力キャパシタンスとの容量比に
より決定され、また、前記第２の係数は前記フィードバ
ックキャパシタンスと前記第２の入力キャパシタンスと
の容量比により決定されているものである。

【００３２】

【発明の実施の形態】図１に、本発明のベクトル絶対値
演算回路の第１の実施の形態のブロック図を示す。本発
明のベクトル絶対値演算回路は、直交した２つの信号が
入力される場合であればどのような信号であっても適用
することができるものであるが、ここでは、前述の場合
と同様に、ＱＰＳＫ変調された信号のＩ成分とＱ成分の
信号が入力信号とされている場合を例にとって説明す
る。

【００３３】図１において、１１はＩ成分の信号が入力
される入力端子、１２はＱ成分の信号が入力される入力
端子であり、それぞれＩ成分とＱ成分のアナログ入力信
号が入力される。これらの入力信号は、いずれも、電源
電圧Ｖddの１／２の電圧を基準電位とし、該基準電位Ｖ
dd／２を中心として上下方向に変化する電圧とされてい
る。すなわち、Ｉ成分の入力信号電圧ＶＩ＝Ｉ＋Ｖdd／
２と、Ｑ成分の入力信号電圧ＶＱ＝Ｑ＋Ｖdd／２とがそ
れぞれ対応する入力端子１１および１２から入力され
る。

【００３４】また、１３は前記入力端子１１から入力さ
れるＩ成分の信号の絶対値Ａｂｓ（Ｉ）を出力する第１
の絶対値回路（Ａｂｓ１）、１４は前記入力端子１２か
ら入力されるＱ成分の信号の絶対値Ａｂｓ（Ｑ）あるい
はその反転信号を第１の出力端子１５あるいは第２の出
力端子１６から出力する第２の絶対値回路（Ａｂｓ２）
である。なお、これら絶対値回路Ａｂｓ１およびＡｂｓ
２の詳細については後述する。

【００３５】２０は第１の比較回路（コンパレータ）で
あり、その詳細については後述するが、ａおよびｂの２
つの入力端子から入力される入力信号の大きさを比較
し、前記入力端子ａから入力される信号電圧が入力端子
ｂから入力される信号電圧の極性を反転した信号の電圧
よりも高いかあるいは等しい電圧であるときには、出力
端子ｃにハイレベル、反転出力端子（反転ｃ）にローレ
ベルの信号を出力し、一方、入力端子ａからの入力電圧
が入力端子ｂからの入力電圧の極性が反転された電圧よ
りも低い電圧であるときには、出力ｃにローレベル、反
転出力（反転ｃ）にハイレベルの信号を出力するもので
ある。

【００３６】２１は第１のマルチプレクサ回路であり、
前記第１の絶対値回路１３の出力と前記第２の絶対値回
路１４の第２の出力１６とが入力され、前記コンパレー
タ２０からの制御信号出力ｃがハイレベルであるときに
前記第１の絶対値回路１の出力を選択し、ローレベルで
あるときに前記第２の絶対値回路１４の第２の出力１６
を選択するように動作する。また、２２は第２のマルチ
プレクサ回路であり、前記第１の絶対値回路１３の出力
と前記第２の絶対値回路１４の第２の出力１６とが入力
され、前記コンパレータ２０の反転出力（反転ｃ）がハ
イレベルであるときに前記第１の絶対値回路１３の出力
を選択し、ローレベルであるときに前記第２の絶対値回
路１４の第２の出力１６を選択して出力するものであ
る。

【００３７】２５は前述したニューロ演算回路を構成す
る反転増幅器であり、前記第１のマルチプレクサ回路２
１の出力が第１の入力キャパシタンス２３を介して入力
され、前記第２のマルチプレクサ回路２２の出力が第２
の入力キャパシタンス２４を介して入力されている。ま
た、２６は前記反転増幅器２５に接続されたフィードバ
ックキャパシタンス、２７は絶対値信号Ｍａｇが出力さ
れる出力端子である。

【００３８】図２は前記第１の絶対値回路１３の一構成
例のブロック図である。この図において、２８は前述し
たニューロ演算回路を構成する反転増幅器であり、入力
キャパシタンスＣｉを介して前記Ｉ成分入力端子１１に
接続されている。ここで、前記入力キャパシタンスＣｉ
とフィードバックキャパシタンスＣｆとの容量比は１と
されている。また、２９は前記Ｉ成分入力端子１１から
のＩ成分入力信号電圧と基準電位（Ｖdd／２）とを比較
する第２のコンパレータ（比較回路）、３０はマルチプ
レクサ回路であり、該第２のコンパレータ２９の出力は
前記マルチプレクサ回路３０に制御信号として印加され
ている。この第２のコンパレータ２９は入力信号と前記
基準電位（Ｖdd／２）とを比較するもので、入力信号が
基準電位（Ｖdd／２）よりも高いあるいは等しいときは
その出力端子からローレベルの信号が出力され、入力信
号が基準電位よりも低いときはハイレベルの信号が出力
される。すなわち、第２のコンパレータは入力信号の極
性が正のときはローレベルの信号を出力し、入力信号の
極性が負の時はハイレベルの信号を出力するものであ
り、入力信号の極性を判別する機能を有している。

【００３９】前記マルチプレクサ回路３０には、前記Ｉ
成分入力端子１１が第１の入力として接続されており、
第２の入力として前記反転増幅器２８の出力が印加され
ている。そして、前記第２のコンパレータ２９の出力信
号が制御信号として印加されており、該第２のコンパレ
ータ２９の出力がハイレベルであるときに前記Ｉ成分入
力端子１１からの入力信号Ｉを選択し、ローレベルであ
るときに前記反転増幅器２８の出力を選択して出力端子
３１から出力する。

【００４０】図３に前記第２の絶対値回路１４の一構成
例のブロック図を示す。この図において、３２は前記ニ
ューロ演算回路を構成する反転増幅器であり、入力キャ
パシタンスＣｉを介して前記Ｑ成分入力端子１２に接続
されている。なお、該入力キャパシタンスＣｉとフィー
ドバックキャパシタンスＣｆとの容量比は１とされてい
る。また、３３はＱ成分入力端子１２からのＱ成分入力
信号電圧と基準電位（Ｖdd／２）とを比較する第２のコ
ンパレータ、３４はインバータ回路、３５は第１のマル
チプレクサ、３６は第２のマルチプレクサである。前記
第２のコンパレータ３３の出力は第２のマルチプレクサ
３６に制御信号ｃ１として供給されるとともに、インバ
ータ回路３４に入力されている。また、インバータ回路
３４の出力は第１のマルチプレクサ３５に制御信号ｃ２
として入力されている。

【００４１】さらに、前記第１のマルチプレクサ回路３
５および第２のマルチプレクサ回路３６は、いずれも、
その第１の入力に前記Ｑ成分の入力端子１２が接続され
ており、その第２の入力に前記反転増幅器３２の出力が
接続されている。そして、前記第１のマルチプレクサ回
路３５は前記インバータ回路３４からの制御信号ｃ２が
ハイレベルのとき前記Ｑ成分入力端子１２から入力され
るＱ成分信号を選択して第１の出力端子１５に出力し、
ｃ２がローレベルのとき前記反転増幅器３２の出力を選
択して出力端子１５に出力する。また、前記第２のマル
チプレクサ回路３６は、前記第２のコンパレータ３３か
らの制御信号ｃ１がハイレベルのとき前記Ｑ成分入力端
子１２からのＱ成分入力信号を選択して第２の出力端子
１６に出力し、ｃ１がローレベルのとき前記反転増幅器
３２の出力を出力端子１６に出力する。

【００４２】前記第２のコンパレータ２９および３３の
一構成例を図４に示す。この図に示すように、前記第２
のコンパレータ２９および３３はスレッシュホールド電
圧ＶthがＶth＝Ｖdd／２（基準電位）とされているＣＭ
ＯＳ構成などのインバータ３８により構成することがで
きる。これにより、入力端子３７からの入力電圧Ｖinが
Ｖdd／２よりも高い又は等しい電圧であるとき、すなわ
ち、Ｖin≧Ｖdd／２であるときは、インバータ３８の出
力はローレベルとなり、出力端子３９からはローレベル
の信号が出力される。一方、入力電圧ＶinがＶdd／２よ
りも低いとき、すなわち、Ｖin＜Ｖdd／２であるときは
インバータ３８の出力はハイレベルとなり、出力端子３
９からはハイレベルの信号が出力される。このようにし
て、入力電圧Ｖinと基準電位（Ｖdd／２）とを比較する
コンパレータを構成することができる。

【００４３】図５に前記第１のコンパレータ２０の一構
成例を示す。この図において、直列に接続された４１お
よび４２はいずれもインバータ回路であり、例えばＣＭ
ＯＳ構成のインバータ回路である。そして、これらイン
バータ回路４１および４２のスレッシュホールド電圧Ｖ
thは、いずれもＶdd／２（＝基準電位Ｖref ）とされて
いる。また、第１のインバータ回路４１の入力には、一
端が入力ａに接続された第１のキャパシタンスＣａと一
端が入力ｂに接続された第２のキャパシタンスＣｂの結
合点が接続されている。ここで、これらキャパシタンス
ＣａとＣｂは同一の容量とされており、その結合点に
は、前記入力ａの電圧と前記入力ｂの電圧とを平均した
電圧（ａ＋ｂ）／２が現われることとなる。また、前記
第１のインバータ回路４１の出力は反転出力（反転ｃ）
に接続されるとともに、第２のインバータ回路４２の入
力に接続され、該第２のインバータ回路４２の出力は出
力端子ｃに接続されている。

【００４４】このように構成された回路において、前述
したように、前記第１のキャパシタンスＣａと前記第２
のキャパシタンスＣｂとの結合点の電圧は（ａ＋ｂ）／
２となり、前記第１のインバータ回路４１にはこの電圧
（ａ＋ｂ）／２が入力されることとなる。したがって、
この入力電圧（ａ＋ｂ）／２が第１のインバータ回路４
１のスレッシュホールド電圧Ｖth（＝Ｖdd／２）よりも
高いかあるいは等しい電圧であるときには、該インバー
タ回路４１の出力はローレベルとなり、第２のインバー
タ回路４２の出力はハイレベルとなる。したがって、こ
の場合には、出力ｃはハイレベル、反転ｃはローレベル
となる。一方、入力電圧（ａ＋ｂ）／２＜Ｖthであると
きには、インバータ回路４１の出力はハイレベルとな
り、インバータ回路４２の出力はローレベルとなって、
出力ｃはローレベル、反転ｃはハイレベルとなる。

【００４５】図６は、前記各回路において使用されてい
るマルチプレクサ回路ＭＵＸの一構成例を示す図であ
る。この図において、４３は第１の入力端子、４４は第
２の入力端子、４５は制御信号入力端子、４９は出力端
子である。また、４６および４７はＣＭＯＳトランスミ
ッションゲート、４８はＣＭＯＳインバータである。こ
のように構成されたマルチプレクサ回路において、前記
制御信号入力端子４５に供給される入力電圧がＣＭＯＳ
インバータ４８のスレッシュホールド電圧Ｖth（＝Ｖdd
／２）よりも高い電圧（ハイレベル）であるときには、
前記トランスミッションゲート４６がオン、トランスミ
ッションゲート４７がオフとなり、前記第１の入力端子
４３から入力されている信号が出力端子４９に出力され
る。一方、前記制御信号入力端子４５に入力される制御
信号が前記スレッシュホールド電圧Ｖthよりも低い電圧
（ローレベル）であるときには、前記トランスミッショ
ンゲート４６がオフ、トランスミッションゲート４７が
オンとなり、前記第２の入力端子４４から入力されてい
る信号が前記出力端子４９に出力されることとなる。

【００４６】このように構成されたベクトル絶対値演算
回路の動作について説明する。前述したように、Ｉ成分
入力端子１１からはＩ成分の入力信号電圧ＶＩ＝Ｉ＋Ｖ
dd／２が入力される。Ｉ成分入力端子１３から入力され
た信号電圧は前記第１の絶対値回路（Ａｂｓ１）１３に
入力され、該第１の絶対値回路１３の反転増幅器２８
（図２）からは該Ｉ成分入力信号電圧ＶＩの反転電圧Ｖ
dd−ＶＩ＝Ｖdd／２−Ｉが出力される。また、Ｉ成分入
力信号ＶＩ（＝Ｉ＋Ｖdd／２）が基準電位（Ｖdd／２）
よりも大きいとき、すなわち、Ｉ≧０のときは、前記第
２のコンパレータ２９からローレベルの制御信号がマル
チプレクサ回路３０に印加され、前記図６に関して説明
したように、前記マルチプレクサ回路３０は前記反転増
幅器２８からの出力信号Ｖdd／２−Ｉを出力端子３１に
選択して出力する。一方、前記Ｉ成分入力信号ＶＩがＶ
dd／２よりも小さいとき、すなわち、Ｉ＜０のときに
は、前記コンパレータ２９からハイレベルの信号が出力
され、前記マルチプレクサ回路３０からは前記Ｉ成分入
力端子１１から入力される入力信号ＶＩ＝Ｖdd／２＋Ｉ
がそのまま出力端子３１に出力される。このようにし
て、この第１の絶対値回路１３からは、前記Ｉ成分信号
の絶対値｜Ｉ｜の反転信号、Ｖdd／２−｜Ｉ｜に相当す
る信号が出力される。

【００４７】一方、Ｑ成分入力端子１２からはＱ成分の
入力信号電圧ＶＱ＝Ｑ＋Ｖdd／２が入力される。該Ｑ成
分入力端子１２から入力されるＱ成分入力信号電圧ＶＱ
は、第２の絶対値回路１４に入力される。該第２の絶対
値回路１４における反転増幅器３２（図３）からは前述
の場合と同様にして、その反転出力Ｖdd−ＶＱ＝Ｖdd／
２−Ｑが出力される。また、Ｑ成分信号入力ＶＱ（＝Ｑ
＋Ｖdd／２）が基準電位（Ｖdd／２）よりも大きいと
き、すなわちＱ≧０のときは、前記第２のコンパレータ
３３の出力ｃ１はローレベルとなり、前記インバータ回
路３４の出力ｃ２はハイレベルとなる。これにより、ハ
イレベルの制御信号ｃ２が入力される第１のマルチプレ
クサ回路３５は前記Ｑ成分入力端子１２から入力される
信号電圧ＶＱ＝Ｑ＋Ｖdd／２を選択して、第１の出力端
子１５に出力し、一方、ローレベルの制御信号ｃ１が入
力される第２のマルチプレクサ回路３６は前記反転増幅
器３２の出力Ｖdd／２−Ｑを選択して前記第２の出力端
子１６に出力する。

【００４８】また、前記Ｑ成分の入力信号ＶＱが基準電
位（Ｖdd／２）よりも低い電圧であるとき、すなわち、
Ｑ＜０であるときは、前記第２のコンパレータ３３の出
力ｃ１はハイレベル、前記インバータ回路３４の出力ｃ
２はローレベルとなり、前述の場合とは逆に、前記第１
のマルチプレクサ回路３５は前記反転増幅器３２の出力
Ｖdd／２−Ｑを選択して前記第１の出力端子１５から出
力し、前記第２のマルチプレクサ回路３６は前記Ｑ成分
入力信号ＶＱ＝Ｑ＋Ｖdd／２を選択して、前記第２の出
力端子１６から出力する。

【００４９】このようにして、前記第２の絶対値回路１
４の第１の出力端１５からは、Ｑ成分の入力信号の絶対
値｜Ｑ｜＋Ｖdd／２が出力され、また、第２の出力端１
６からはＱ成分の入力信号の絶対値の反転出力Ｖdd／２
−｜Ｑ｜が出力される。

【００５０】さて、前記図１において、前記第１の絶対
値回路１３からのＩ成分の入力信号の絶対値信号Ｖdd／
２−｜Ｉ｜と前記第２の絶対値回路１４の第１の出力端
１５からのＱ成分の入力信号の絶対値信号｜Ｑ｜＋Ｖdd
／２は、それぞれ、前記第１のコンパレータ２０のａ入
力およびｂ入力に印加される。前述したように、この第
１のコンパレータ２０においては、前記ａ入力とｂ入力
の中間の電圧（ａ＋ｂ）／２と基準電位（Ｖdd／２）と
が比較される。今、入力ａ＝Ｖdd／２−｜Ｉ｜、入力ｂ
＝｜Ｑ｜＋Ｖdd／２であるから、（ａ＋ｂ）／２＝Ｖdd
／２＋（｜Ｑ｜−｜Ｉ｜）／２であり、結局、この第１
のコンパレータ２０においては、｜Ｑ｜−｜Ｉ｜が０
［Ｖ］よりも大きいか否かが判定されることとなる。

【００５１】ここで、前記第１の絶対値回路１３の出力
｜Ｉ｜が前記第２の絶対値回路１４の第１の出力端の出
力｜Ｑ｜よりも小さいかあるいは等しいとき、すなわ
ち、｜Ｑ｜≧｜Ｉ｜のときは、｜Ｑ｜−｜Ｉ｜≧０とな
り、前記入力電圧（ａ＋ｂ）／２は前記スレッシュホー
ルド電圧Ｖth（＝Ｖdd／２）より高い電圧となり、第１
のコンパレータ回路２０の出力ｃはハイレベル、反転出
力（反転ｃ）はローレベルとなる。

【００５２】したがって、このとき、前記第１のマルチ
プレクサ回路２１に印加される制御信号がハイレベルと
なるため、前記第２の絶対値回路１４の第２の出力１６
が選択され、前記第１のマルチプレクサ回路２１からは
前記第２の絶対値回路の第２の出力端１７の出力Ｖdd／
２−｜Ｑ｜が出力される。一方、前記第２のマルチプレ
クサ回路２２にはローレベルの制御信号が印加されるた
め、前記第１の絶対値回路１３の出力が選択され、前記
第２のマルチプレクサ回路２２の出力は前記第１の絶対
値回路１３の出力Ｖdd／２−｜Ｉ｜となる。これら第１
および第２のマルチプレクサ回路２１および２２の出力
はそれぞれ、入力キャパシタンス２３および２４を介し
て反転増幅器２５に入力される。このとき、フィードバ
ックキャパシタンス２６、第１の入力キャパシタンス２
３および第２の入力キャパシタンス２４の容量比を、１
１：１０：５となるように設定してあるものとすると、
前記式（４）から、出力端子２７には次の式（６）に示
す出力が得られる。

【数６】

【００５３】一方、｜Ｑ｜＜｜Ｉ｜のときは、前述の場
合とは逆に、前記入力電圧（ａ＋ｂ）／２は前記スレッ
シュホールド電圧Ｖth（＝Ｖdd／２）よりも低い電圧と
なり、前記第１のコンパレータ２０の出力ｃはローレベ
ル、反転出力（反転ｃ）はハイレベルとなる。

【００５４】したがって、このとき、前記第１のマルチ
プレクサ回路２１の出力は前記第１の絶対値回路１３の
出力Ｖdd／２−｜Ｉ｜となり、前記第２のマルチプレク
サ回路２２の出力は前記第２の絶対値回路１４の第２の
出力端１７の出力Ｖdd／２−｜Ｑ｜となる。したがっ
て、前記式（４）から、出力端子２７には次の式（７）
に示す出力が得られる。

【数７】

【００５５】このようにして、この図１の回路によれ
ば、Ａｂｓ（Ｑ）＞Ａｂｓ（Ｉ）のときは前記式
（６）、Ａｂｓ（Ｑ）＜Ａｂｓ（Ｉ）のときは前記式
（７）に示す出力が得られる。すなわち、この回路は、
次の式（８）に示す出力を得ることができる。

【数８】

【００５６】この式（８）は前述した式（５）と数学的
に等価であり、前記式（５）による近似の場合と同一の
近似精度を有している。以下、この式（８）が前記式
（５）と等価であることについて説明する。前記式
（５）と式（８）とを簡単のために次のように書き替え
る。

【数９】

【００５７】前記式（８）を｜Ｉ｜≧｜Ｑ｜の場合と、
｜Ｉ｜＜｜Ｑ｜の場合とに分けて考える。すなわち、｜
Ｉ｜≧｜Ｑ｜の場合には、前記式（８）は次の式（９）
のように表わすことができ、また、｜Ｉ｜＜｜Ｑ｜の場
合には次の式（１０）のように表わすことができる。

【数１０】

【００５８】ここで、前記式（９）と式（１０）とを加
算して２で割ると、次の式（１１）が得られる。

【数１１】 前記式（９）および（１０）からそれぞれ前記式（１
１）を減算することにより、次の式（１２）および（１
３）が導かれる。

【数１２】

【数１３】

【００５９】したがって、｜Ｉ｜≧｜Ｑ｜の場合には、
前記式（９）は前記式（１１）と前記式（１２）との和
により表わすことができる。

【数１４】 また、｜Ｉ｜＜｜Ｑ｜の場合には、前記式（１０）は前
記式（１１）と前記式（１３）との和により表わすこと
ができる。

【数１５】

【００６０】上記式（１２）と式（１３）とを統合する
と、次の式（１６）が得られる。

【数１６】 すなわち、前記式（９）は前記式（５）と同一の式であ
る。

【００６１】このような絶対値演算回路による出力をシ
ミュレーションした結果を図１４の（ａ）および（ｂ）
に示す。これらの図は、いずれも種々の入力（約１００
０個）に対する出力の理論値を横軸にとり、シミュレー
ションしたデータを縦軸にとって、理論値と近似値との
関係をプロットしたものである。なお、図中の直線は理
論値と近似値との一致を示すものであり、この直線に沿
っているほど近似値として優れていることを示す。図１
４の（ａ）は前記式（２）に示した近似式を用いた場合
のシミュレーション結果を示し、同図（ｂ）は前記式
（５）に示した近似式によるシミュレーション結果を示
す。（ａ）図から明らかなように、式（２）の近似式に
よっても比較的優秀な近似結果を得ることができるが、
（ｂ）図による場合には、より優秀な結果を得ることが
できる。

【００６２】また、前述した実施の形態においては、フ
ィードバックキャパシタンス２６、第１の入力キャパシ
タンス２３および第２の入力キャパシタンス２４の容量
比を、１１：１０：５となるように設定してあるものと
したが、これに限られることはなく、例えば、８：８：
３としても、非常によい近似結果を得ることができる。
この場合には、次の式（１７）に示す近似式を用いるこ
ととなるが、この場合にも非常に良好な近似結果を得る
ことができる。

【数１７】

【００６３】次に、本発明の絶対値演算回路の第２の実
施の形態の構成を図７に示す。この実施の形態は、前記
図１に示した実施の形態において、ニューロ演算回路を
２つとし、マルチプレクサ回路を１つとしたものであ
る。

【００６４】この図において、前記図１と同一の構成要
素には同一の記号を付し、説明の重複を避けることとす
る。５３は前述した反転増幅器、５１および５２はそれ
ぞれ反転増幅器５３の入力キャパシタンス、５４は反転
増幅器５３のフィードバックキャパシタンスであり、こ
れらにより第１のニューロ加算回路が構成されている。
この各キャパシタンス５１、５２および５４の容量比
は、１０：５：１１となるように設定されている。ま
た、５７は前述した反転増幅器、５５および５６はその
入力キャパシタンス、５８はそのフィードバックキャパ
シタンスであり、これらキャパシタンス５５、５６およ
び５８の容量比は、５：１０：１１となるように設定さ
れている。そして、前記入力キャパシタンス５１および
５５は前記第１の絶対値回路１３の出力に接続されてお
り、前記入力キャパシタンス５２および５６は前記第２
の絶対値回路１４の第２の出力端１６に接続されてい
る。また、５９はマルチプレクサ回路であり、前記反転
増幅器５３の出力と前記反転増幅器５７の出力とが入力
信号とされており、前記第１のコンパレータ回路２０の
反転出力（反転ｃ）が制御信号として入力されている。

【００６５】このように構成されたベクトル絶対値演算
回路において、前述したように、第１の絶対値回路１３
からはＩ成分の入力信号の絶対値信号の反転出力Ｖdd／
２−｜Ｉ｜が出力され、前記第２の絶対値回路１４の第
１の出力端１６からはＱ成分の入力信号の絶対値信号Ｖ
dd／２＋｜Ｑ｜が出力され、第２の出力端１６からはＱ
成分の入力信号の絶対値信号の反転出力Ｖdd／２−｜Ｑ
｜が出力される。前述したように第１のコンパレータ回
路２０は比較器として動作し、前記Ｑ成分の入力信号の
絶対値｜Ｑ｜がＩ成分の入力信号の絶対値｜Ｉ｜よりも
大きいまたは等しいとき、すなわち｜Ｑ｜≧｜Ｉ｜のと
きに、その反転出力（反転ｃ）はローレベルとなり、逆
のときはハイレベルとなる。

【００６６】前述のように、前記反転増幅器５３からは
（１０／１１）｜Ｉ｜＋（５／１１）｜Ｑ｜＋オフセッ
ト電圧が出力され、前記反転増幅器５４からは（５／１
１）｜Ｉ｜＋（１０／１１）｜Ｑ｜＋オフセット電圧が
出力される。前記Ｉ成分の入力信号の絶対値｜Ｉ｜≧前
記Ｑ成分の絶対値｜Ｑ｜で、前記第１のコンパレータ２
０の反転出力（反転ｃ）からハイレベルの制御信号が前
記マルチプレクサ回路５９に印加されたときは、前記反
転増幅器５３の出力が選択され、出力端子６０からはベ
クトルの絶対値信号Ｍａｇとして（１０／１１）｜Ｉ｜
＋（５／１１）｜Ｑ｜が出力される。一方、｜Ｉ｜＜｜
Ｑ｜のときは、前記第１のコンパレータ２０の反転出力
（反転ｃ）からローレベルの制御信号が前記マルチプレ
クサ回路５９に印加され、前記反転増幅器５４の出力
（５／１１）｜Ｉ｜＋（１０／１１）｜Ｑ｜が前記出力
端子６０から出力される。

【００６７】このようにして、前記図１に示した実施の
形態と同様に、前記式（８）に示した近似式による近似
計算が実行される。この第２の実施の形態においては、
４つのニューロ演算回路を使用した構成となっており、
前記図１５に示した従来技術の場合よりもニューロ演算
回路の数を２個少なくすることができる。

【００６８】次に、前記式（８）に示した近似式に基づ
いてベクトルの絶対値を算出する本発明の第３の実施の
形態について説明する。図８は、この実施の形態の構成
を示すブロック図である。この図において、６１は前述
したと同様のＩ成分入力端子、６２はＱ成分入力端子で
ある。また、６３は前記Ｉ成分入力端子６１から入力さ
れるＩ成分入力信号の絶対値｜Ｉ｜を出力する絶対値回
路、６４は前記Ｑ成分入力端子６２から入力されるＱ成
分入力信号の絶対値｜Ｑ｜を出力する絶対値回路であ
る。６５は前記Ｉ成分絶対値回路６３の出力｜Ｉ｜と前
記Ｑ成分絶対値回路６４の出力｜Ｑ｜とが入力され、そ
の大きい方を選択して出力する最大値回路ＭＡＸ、６６
は前記Ｉ成分絶対値回路６３の出力｜Ｉ｜と前記Ｑ成分
絶対値回路６４の出力｜Ｑ｜とが入力され、その小さい
方を選択して出力する最小値回路ＭＩＮである。７０は
前述した反転増幅器であり、６７および６８はその入力
キャパシタンス、６９はフィードバックキャパシタンス
である。なお、ここで、前記キャパシタンス６７、６８
および６９のキャパシタンス比は、１０：５：１１とさ
れている。また、前記最大値回路ＭＡＸ６５の出力は前
記入力キャパシタンス６７に接続され、前記最小値回路
ＭＩＮ６６の出力は前記入力キャパシタンス６８に接続
されている。さらに、７１は前記反転増幅器７０の出力
に接続された出力端子である。

【００６９】このように構成されたベクトル絶対値演算
回路において、前記Ｉ成分絶対値回路６３からはＩ成分
入力信号の絶対値｜Ｉ｜が出力され、前記Ｑ成分絶対値
回路６４からはＱ成分入力信号の絶対値｜Ｑ｜が出力さ
れる。これらの信号はともに最大値回路６５および最小
値回路６６に入力されて、前記最大値回路６５からはＭ
ａｘ（｜Ｉ｜，｜Ｑ｜）が出力され、前記最小値回路６
６からはＭｉｎ（｜Ｉ｜，｜Ｑ｜）が出力される。これ
ら最大値回路６５と最小値回路６６の各出力は前記反転
増幅器７０からなるニューロ演算回路において前記キャ
パシタンス比に対応する重みを付けて加算され、前記式
（８）に示す出力が出力端子７１に得られることとな
る。このようにして、前記式（８）に示す近似式による
近似計算を実行することができる。

【００７０】図９の（ａ）に前記絶対値回路Ａｂｓ６３
および６４の構成を示す。この図において、７２はアナ
ログ信号電圧が印加される入力端子、７７は出力端子で
ある。また、７５は前述したと同様の反転増幅器、７３
は前記入力端子７２と前記反転増幅器７５との間に接続
された入力キャパシタンス、７４は前記反転増幅器７５
のフィードバックキャパシタンスであり、前記入力キャ
パシタンス７３と前記フィードバックキャパシタンス７
４との容量比は１とされている。さらに、７６は前記反
転増幅器７５の出力と前記入力端子７２からの入力信号
とが入力され、電圧が高い方の信号を出力端子７７に出
力する最大値回路である。

【００７１】このように構成された絶対値回路Ａｂｓに
おいて、前記反転増幅器７５からは入力端子７２からの
入力信号の極性を反転した信号が出力される。したがっ
て、前記最大値回路７６には、前記入力信号とその極性
を反転した信号が入力され、そのうちの電圧の高い方の
信号が選択された出力されることとなる。したがって、
入力信号が正の極性を有する信号であるときは、前記反
転増幅器７５からは負の極性を有する信号が出力され、
前記最大値回路７６からは正の極性を有する前記入力信
号が出力されることとなる。また、前記入力信号が負の
極性を有するときには、前記反転増幅器７５からは正の
極性を有し、前記入力信号と同じ大きさを有する信号が
出力され、前記最大値回路７６からは前記反転増幅器７
５からの正の極性を有する信号が選択されて出力される
こととなる。したがって、前記出力端子７７からは前記
入力信号の絶対値に相当する信号が出力されることとな
る。

【００７２】次に、前記最大値回路ＭＡＸ６５および７
６の構成例を図９の（ｂ）に示す。この図において、７
８および７９はともにｎ型のＭＯＳＦＥＴであり、ｎＭ
ＯＳＦＥＴ７８のゲートには第１の入力ａが接続されて
おり、ｎＭＯＳＦＥＴ７９のゲートには第２の入力ｂが
接続されている。また、前記各ｎＭＯＳＦＥＴ７８およ
び７９のドレインはともに電源Ｖddに接続されており、
また、ソースは共通に接続されて、高抵抗Ｒ３を介して
接地されている。そして、前記各ＦＥＴのソースを前記
抵抗Ｒ３の接続点が出力端子ｏｕｔに接続されており、
いわゆるソースフォロワ構成とされている。

【００７３】このように構成された最大値回路ＭＡＸに
おいて、ＭＯＳＦＥＴのゲート電圧はそのままソースに
生じるため、前記入力電圧ａおよびｂのうちの高い方の
電圧が前記ＦＥＴ７８および７９の共通に接続されたソ
ースに生じることとなる。したがって、低い方の入力電
圧がゲートに印加されているがＦＥＴはゲートソース間
が逆バイアスとなって遮断され、高い方の入力電圧がゲ
ートに印加されているＦＥＴのみが導通して、そのソー
ス電位は前記高い方の入力電圧となり、出力端子ｏｕｔ
から該高い方の入力電圧が出力されることとなる。

【００７４】次に、前記最小値回路ＭＩＮ６６の一構成
例を図９の（ｃ）に示す。この図において、８０および
８１はいずれもｐ型のＭＯＳＦＥＴであり、各ゲートに
は入力ｃおよびｄが印加されている。また、前記各ＦＥ
Ｔ８０および８１のドレインはともに接地されていると
ともに、各ソースは共通に接続されて高抵抗Ｒ４を介し
て電源Ｖddに接続されている。そして、前記共通に接続
されたソースと前記高抵抗Ｒ４との接続点が出力端子ｏ
ｕｔに接続されている。

【００７５】このように構成された最小値回路ＭＩＮに
おいて、ＭＯＳＦＥＴのゲートの電圧はソースにそのま
ま生じるため、前記入力ｃおよびｄの電圧は前記ｐ型Ｍ
ＯＳＦＥＴ８０および８１のソースにそのまま発生する
こととなる。したがって、前記ｐ型ＭＯＳＦＥＴ８０お
よび８１の共通に接続されたソースには入力ｃおよびｄ
のうち低い方の電圧が発生することとなり、高い方の入
力電圧がゲートに印加されているＦＥＴはゲートソース
間が逆バイアスされることとなって遮断される。これに
より、低い方の入力電圧がゲートに印加されているＦＥ
Ｔが導通し、前記出力端ｏｕｔからは該低い方の入力電
圧が出力されることとなる。

【００７６】ところで、ニューロ演算回路のようなアナ
ログ型演算回路を使用する場合には、前述したように電
荷残留によりオフセット電圧が発生し、そのため演算精
度が劣化するという問題点がある。このような問題を解
決するためには、前記図１あるいは図７に示したベクト
ル絶対値演算回路を２セット用意し、一方の絶対値演算
回路を用いて処理を実行中に、他方の回路のリフレッシ
ュ動作を行なうようにすることが考えられる。しかしな
がら、この場合には回路規模が倍増するという問題点が
ある。例えば、３個のニューロオペアンプを有する前記
図１に記載した実施の形態においては、合計６個のニュ
ーロオペアンプを必要とすることとなり、また、４個の
ニューロオペアンプを有する前記図７に示した実施の形
態においては合計８個のニューロオペアンプを必要とす
ることとなってしまう。さらに、リフレッシュ制御用の
制御信号を外部から供給しなければならないという問題
点もある。

【００７７】このような問題点を解決することができる
本発明の第４の実施の形態について図１０を参照して説
明する。この実施の形態は、前記図１に記載したベクト
ル絶対値演算回路を基本として、これをリフレッシュ可
能な回路に変更したものである。この実施の形態におい
ては、前記図１および図２における第１の絶対値回路
（Ａｂｓ１）１３を図１１に示すリフレッシュ可能とさ
れた第１の絶対値回路（Ａｂｓ１ｒ）８３に置き換える
とともに、前記図１および図３における第２の絶対値回
路（Ａｂｓ２）１４を図１２に示すリフレッシュ可能と
された第２の絶対値回路（Ａｂｓ２ｒ）８４に置き換
え、さらに、前記図１における反転増幅器２５により構
成されるニューロオペアンプをリフレッシュ可能なタイ
プのものとして、２つ並列に設けたものである。

【００７８】図１０において、前記図１と同一の構成要
素には同一の番号を付して説明の重複を避けることとす
る。この図において、８２は基準電位Ｖref （＝Ｖdd／
２）が印加されている基準電位入力端子、８３はリフレ
ッシュ型の第１の絶対値演算回路（Ａｂｓ１ｒ）、８４
はリフレッシュ型の第２の絶対値演算回路（Ａｂｓ２
ｒ）である。なお、これら８３および８４の詳細につい
ては後述する。

【００７９】また、８５および８６はそれぞれ前記入力
キャパシタンス２３および２４に接続されたマルチプレ
クサ回路であり、それぞれ、その第１の入力には前記マ
ルチプレクサ回路２１および２２の出力が印加されてお
り、第２の入力には前記基準電位入力端子８２から基準
電位Ｖref が印加されている。また、前記マルチプレク
サ８５および８６には制御信号として、リフレッシュ制
御信号ref が印加されている。また、前記反転増幅器２
５のフィードバックキャパシタンス２６には並列にスイ
ッチ回路８７が接続されており、該スイッチ回路８７に
は前記リフレッシュ制御信号ref が印加されている。そ
して、前記リフレッシュ制御信号ref がハイレベルとさ
れたときに、前記マルチプレクサ８５と８６は前記基準
電位Ｖref を選択し、前記スイッチ回路８７は導通して
前記フィードバックキャパシタンス２６を短絡する。こ
れにより、前記反転増幅器２５の入力点は基準電位Ｖre
fリセットされて、残留電荷を解消することができる。
このように反転増幅器２５からなるニューロオペアンプ
はリフレッシュ可能型のものとされている。

【００８０】さらに、８８および８９は前記マルチプレ
クサ８５および８６と同一のマルチプレクサであり、そ
れぞれ、その第１の入力には前記マルチプレクサ２１お
よび２２の出力が接続されており、その第２の入力には
前記基準電位入力端子８２が接続されている。また、９
２は前述した反転増幅器、９０および９１は前記マルチ
プレクサ８８および８９の出力に一端が接続された第１
および第２の入力キャパシタンス、９３は前記反転増幅
器９２の入力側と出力側との間に接続されたフィードバ
ックキャパシタンス、９４は前記フィードバックキャパ
シタンス９３に並列に接続されたスイッチ回路である。
そして、前記マルチプレクサ８８、８９およびスイッチ
回路９４には前記リフレッシュ制御信号ref の反転信号
（反転ref ）が制御信号として印加されている。

【００８１】また、９５は前記反転増幅器２５の出力と
前記反転増幅器９２の出力が入力され、前記リフレッシ
ュ制御信号の反転信号（反転ref ）が制御信号として印
加されているマルチプレクサ回路であり、リフレッシュ
状態では無い方の反転増幅器の出力を選択して出力端子
２７に出力するためのものである。

【００８２】以上のように、この実施の形態において
は、全く同一構成とされたニューロオペアンプが２重に
設けられており、一方がリフレッシュされているとき
に、他方を用いて演算処理を実行することができる。す
なわち、前記リフレッシュ制御信号ref がハイレベルと
なって、前記反転増幅器２５からなるニューロオペアン
プがリフレッシュされているときに、前記マルチプレク
サ８８および８９が前記マルチプレクサ２１および２２
を選択することとなり、前記反転増幅器９２、入力キャ
パシタンス９０および９１、フィーバックキャパシタン
ス９３により構成されたニューロオペアンプにおいて前
記反転増幅器２５等により構成されたニューロオペアン
プにより実行されていた演算を代替して実行することが
できる。

【００８３】図１１は、前記リフレッシュ可能とされた
第１の絶対値回路（Ａｂｓ１ｒ）８３の構成を示す図で
ある。この図において、前記図２と同一の構成要素には
同一の符号を付し、説明の重複を避ける。図１１におい
て、８２はリフレッシュ時にニューロ演算回路に印加さ
れる基準電位Ｖref （＝Ｖdd／２）が入力される基準電
位入力端子、９６は前記Ｉ成分信号入力端子１１から入
力されるＩ成分の入力信号と前記基準電位入力端子８２
から入力される基準電位Ｖref とを選択して入力キャパ
シタンスＣｉに接続するマルチプレクサ回路、９７はフ
ィードバックキャパシタンスＣｆに並列に接続されたス
イッチ回路である。そして、これらマルチプレクサ回路
９６とスイッチ回路９７には前記第２のコンパレータ２
９の出力が制御信号として入力されている。

【００８４】このように構成された、リフレッシュ型の
第１の絶対値回路８３において、前記図２に関して説明
したように、前記Ｉ成分入力端子１１から入力されるＩ
成分の信号のレベルが基準電位（Ｖdd／２）よりも小さ
いときには、前記第２のコンパレータ２９からはハイレ
ベルの信号が出力され、前記マルチプレクサ回路３０は
前記Ｉ成分入力端子１１を選択して出力端子３１に接続
するように動作し、反転増幅器２８からなるニューロ演
算回路の出力は使用されないので、この期間にこのニュ
ーロ演算回路をリフレッシュすることができる。したが
って、前記第２のコンパレータ２９のハイレベル出力に
より、前記マルチプレクサ回路９６を基準電位入力端子
８２側に切り替えるとともに、前記スイッチ回路９７を
閉成することにより、入力キャパシタンスＣｉとフィー
ドバックキャパシタンスＣｆに蓄積されている残留電荷
を解消して、リフレッシュを行うようにしている。この
ように、このリフレッシュ型の第１の絶対値回路８３に
おいては、外部からのリフレッシュ制御信号ref を必要
とすることなく、内部の状態信号（第２のコンパレータ
２９の出力）によりリフレッシュの制御を行うことがで
きる。

【００８５】図１２は、前記リフレッシュ型の第２の絶
対値回路（Ａｂｓ２ｒ）８４の構成を示す図である。こ
の図において、前記図３と同一の構成要素には同一の符
号を付して説明の重複を避ける。図１２において、８２
は前述した基準電位が入力される基準電位入力端子、９
８および１０１はいずれもＱ成分信号入力端子１２から
のＱ成分入力信号と前記基準電位入力端子８２からの基
準電位とをそれぞれ制御信号に基づいて選択して出力す
るマルチプレクサ回路であり、第３のマルチプレクサ回
路９８には前記インバータ回路３４の出力（ｃ２）が制
御信号として印加されており、第４のマルチプレクサ回
路１０１には前記第２のコンパレータ３３の出力（ｃ
１）が制御信号として印加されている。

【００８６】１００は第１のニューロ演算回路を構成す
る反転増幅器であり、入力キャパシタンスＣi1を介して
前記第３のマルチプレクサ回路９８の出力が接続されて
おり、そのフィードバックキャパシタンスＣf1にはスイ
ッチ回路９９が並列に接続されている。１０３は第２の
ニューロ演算回路を構成する反転増幅器であり、その入
力キャパシタンスＣi2を介して前記第４のマルチプレク
サ回路１０１の出力が接続されており、また、そのフィ
ードバックキャパシタンスＣf2にはスイッチ回路１０２
が並列に接続されている。前記第１のニューロ演算回路
の反転増幅器１００の出力と、前記第２のニューロ演算
回路の反転増幅器１０３の出力は第５のマルチプレクサ
回路１０４に入力され、その出力は前記第１および第２
のマルチプレクサ回路３５および３６の第２の入力端に
それぞれ接続されている。

【００８７】そして、前記第３のマルチプレクサ回路９
８と前記第１のニューロ演算回路におけるスイッチ回路
９９には前記インバータ回路３４の出力（ｃ２）が印加
されており、また、前記第４、第５のマルチプレクサ回
路１０１および１０４と前記第２のニューロ演算回路の
スイッチ回路１０２には制御信号として前記第２のコン
パレータ３３の出力信号（ｃ１）が印加されている。こ
のように、この図に示したリフレッシュ型の第２の絶対
値回路８４においては、前記図３に示した第２の絶対値
回路１４の場合と比較して、ニューロ演算回路を２個並
列に設けている点で相違している。

【００８８】このように構成された第２の絶対値回路
（Ａｂｓ２ｒ）において、前記Ｑ成分信号の入力端子１
２から入力されるＱ成分の入力信号電圧ＶＱが前記基準
電位Ｖref （＝Ｖdd／２）よりも小さいときは、前記第
２のコンパレータ３３の出力電圧ｃ１はハイレベルとな
り、前記インバータ回路３４の出力電圧ｃ２はローレベ
ルとなる。このため、制御信号ｃ２により、前記第３の
マルチプレクサ回路９８は前記Ｑ成分信号入力端子１２
からのＱ成分の入力信号を選択して前記第１のニューロ
演算回路の入力キャパシタンスＣi1に印加し、前記スイ
ッチ回路９９は解放状態とされる。すなわち、反転増幅
器１００からなる第１のニューロ演算回路は通常動作状
態となり、前記図３に関して説明したようにＶdd／２−
Ｑを出力する。

【００８９】一方、前記制御信号ｃ１により、前記第４
のマルチプレクサ回路１０１は前記基準電位入力端子８
２から入力される基準電位Ｖref を選択して前記第２の
ニューロ演算回路の入力キャパシタンスＣｉ２に印加
し、前記スイッチ回路１０２は導通状態とされる。した
がって、この第２のニューロ演算回路はリフレッシュ状
態とされ、各キャパシタンスに蓄積されていた残留電荷
が解消されることとなる。また、前記制御信号ｃ１によ
り前記第５のマルチプレクサ回路１０４は通常動作状態
にある前記反転増幅器１００の出力を選択するように制
御され、その出力は前記第１のマルチプレクサ回路３５
を介して前記第１の出力端子１５に導かれ、一方、前記
第２のマルチプレクサ回路３６により前記Ｑ成分入力端
子からのＱ成分入力信号が第２の出力端子１６から出力
される。

【００９０】前記Ｑ成分入力端子１２から入力されるＱ
成分入力信号電圧ＶＱが基準電位Ｖref （＝Ｖdd／２）
よりも高いときには、上述の場合とは反対に、第１のニ
ューロ演算回路がリフレッシュ動作状態となり、第２の
ニューロ演算回路が通常動作状態となる。そして、前記
第５のマルチプレクサ回路１０４は前記第２の反転増幅
器１０３の出力を選択するように制御され、前記第１の
マルチプレクサ回路３５を介して前記Ｑ成分入力端子か
らのＱ成分信号が前記第１の出力端子１５から出力さ
れ、前記第２のニューロ演算回路の反転増幅器１０４か
らの出力信号Ｖdd／２−Ｑが前記第２の出力端子１６か
ら出力されることとなる。このように、このリフレッシ
ュ型の第２の絶対値回路（Ａｂｓ２ｒ）においては、内
部の状態信号によりそのリフレッシュを行なうことがで
きる。

【００９１】以上のように、この実施の形態によれば、
処理速度を低下させることなく、各ニューロ演算回路の
リフレッシュを実行することができる。また、使用され
ているニューロ演算回路も５個であり、小さな回路規模
でリフレッシュ可能な回路を実現することができる。な
お、上記においては第１および第２の絶対値回路のリフ
レッシュを内部状態信号に基づいて行うようにしていた
が、これに限られることはなく、外部から所定のタイミ
ングで供給されるリフレッシュ制御用信号ref を用いて
これらの回路のリフレッシュを行うようにすることも可
能である。

【００９２】上記第４の実施の形態においては、反転増
幅器２５および９２のリフレッシュを行なうためにこの
絶対値演算回路の外部からリフレッシュ制御信号ref を
印加することが必要であった。また、２重に構成された
ニューロ演算回路への入力及び出力を切り替えるための
マルチプレクサ回路を設けることも必要であった。そこ
で、このような必要性をなくした本発明のさらに他の実
施の形態について説明する。

【００９３】図１３に本発明の第５の実施の形態の構成
を示す。この実施の形態は前記図７に示した実施の形態
を基本としてリフレッシュ可能な構成としたものであ
る。図１３において、前記図７に示した実施の形態と同
一の構成要素には同一の符号を付し、説明の重複を避け
る。この図において、８３は前記図１１に示したリフレ
ッシュ型の第１の絶対値回路（Ａｂｓ１ｒ）、８４は前
記図１２に示したリフレッシュ型の第２の絶対値回路
（Ａｂｓ２ｒ）、８２は前述した基準電位Ｖref を入力
するための基準電位入力端子である。また、前記第１の
ニューロ演算回路を構成する第１の反転増幅器５３の第
１の入力キャパシタンス５１には第１のマルチプレクサ
回路１０５が、また、第２の入力キャパシタンス５２に
は第２のマルチプレクサ回路１０６がそれぞれ接続され
ており、前記基準電位Ｖref と前記第１の絶対値回路８
３あるいは前記第２の絶対値回路８４の出力とを選択し
て入力できるようになされている。

【００９４】そして、第２のニューロ演算回路を構成す
る第２の反転増幅器５７の第１の入力キャパシタンス５
５と第２の入力キャパシタンス５６にもそれぞれ第３の
マルチプレクサ回路１０８および第４のマルチプレクサ
回路１０９が同様に接続されており、基準電位Ｖref と
前記第１の絶対値回路８３あるいは第２の絶対値回路８
４の出力とを選択して前記第２のニューロ演算回路に入
力することができるようになされている。さらに、前記
第１の反転増幅器５３のフィードバックキャパシタンス
５４にはスイッチ回路１０７が並列に接続されており、
前記第２の反転増幅器５７のフィードバックキャパシタ
ンス５８にはスイッチ回路１１０が並列に接続されてい
る。

【００９５】そして、前記第１のニューロ演算回路に設
けられた前記マルチプレクサ回路１０５、１０６および
前記スイッチ回路１０７には前記第１のコンパレータ２
０の出力（ｃ）が制御信号ctl2として印加されており、
前記第２のニューロ演算回路に設けられた前記マルチプ
レクサ回路１０８、１０９および前記スイッチ回路１１
０には前記第１のコンパレータ２０の反転出力（反転
ｃ）が制御信号ctl1として印加されている。

【００９６】このように構成されたベクトル絶対値演算
回路において、前記図７に記載した実施の形態と同様
に、Ｉ成分入力端子１１から入力されるＩ成分の絶対値
｜Ｉ｜がＱ成分入力端子１２から入力されるＱ成分の絶
対値｜Ｑ｜よりも大きいかあるいは等しい場合には、前
記第１のコンパレータ２０の反転出力（反転ｃ）がハイ
レベルとなり、前記第１のコンパレータ２０の出力
（ｃ）がローレベルとなる。これにより、ハイレベルの
制御信号ctl1が印加される第３および第４のマルチプレ
クサ回路１０８および１０９はいずれも基準電位入力端
子８２から入力される基準電位を選択して前記第２のニ
ューロ演算回路の入力キャパシタンス５５および５６に
印加する。また、前記スイッチ回路１１０は導通状態と
され、これにより、第２のニューロ演算回路はリフレッ
シュされることとなる。

【００９７】また、ローレベルの制御信号ctl2が印加さ
れる第１のマルチプレクサ回路１０５は第１の絶対値回
路８３の出力を選択し、第２のマルチプレクサ回路１０
６は第２の絶対値回路８４の第２の出力１６を選択し、
前記スイッチ回路１０７は非導通となる。したがって、
第１のニューロ演算回路は通常の動作状態となって、前
記反転増幅器５３から前記式（９）に示した近似式に基
づく演算結果に対応する信号電圧が出力されることとな
る。また、第５のマルチプレクサ回路５９に印加されて
いる制御信号ctl2はローレベルであるため、前記反転増
幅器５３からの出力信号が選択されて出力端子６０から
出力される。

【００９８】一方、Ｉ成分入力端子１１から入力される
Ｉ成分の信号の絶対値｜Ｉ｜がＱ成分入力端子１２から
入力される信号の絶対値｜Ｑ｜よりも小さい値であると
きは、前記第１のコンパレータ２０の出力（ｃ）がロー
レベル、反転出力（反転ｃ）がハイレベルとなり、前述
した場合とは逆に、第２のニューロ演算回路が通常動作
状態、第１のニューロ演算回路がリフレッシュ状態とな
る。そして、第５のマルチプレクサ回路５９により前記
第１のニューロ演算回路において演算された絶対値信号
出力が選択されて出力端子６０から出力されることとな
る。

【００９９】このように、図１３に記載した実施の形態
によれば、合計５個のニューロ演算回路を使用するだけ
で、リフレッシュ型の絶対値演算回路を構成することが
できる。また、内部の状態信号によりリフレッシュの制
御を行なうことができ、外部からリフレッシュ制御信号
ref を印加する必要がない。

【０１００】なお、以上においては、直交する２つの信
号が、ＱＰＳＫ方式におけるＩ成分信号とＱ成分信号と
である場合を例にとって説明してきたが、本発明は、こ
れに限られることなく、２次元ベクトルの大きさを算出
する場合であればいかなる場合でも適用することが可能
である。

【０１０１】

【発明の効果】以上説明したように、本発明のベクトル
絶対値演算回路によれば、必要とするハードウエア量が
少なく、高速かつ高精度のベクトル絶対値演算回路を提
供することができる。また、ハードウエア量を格別増加
させることなく、リフレッシュを行うことが可能とな
り、さらに、リフレッシュのための制御信号を外部から
供給することなくリフレッシュを実行することのできる
ベクトル絶対値演算回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明のベクトル絶対値演算回路の第１の実
施の形態の構成を示す図である。

【図２】 本発明のベクトル絶対値演算回路における第
１の絶対値回路の構成を示す図である。

【図３】 本発明のベクトル絶対値演算回路における第
２の絶対値回路の構成を示す図である。

【図４】 第２のコンパレータ回路の一構成例を示す図
である。

【図５】 第１のコンパレータ回路の一構成例を示す図
である。

【図６】 マルチプレクサ回路の一構成例を示す図であ
る。

【図７】 本発明のベクトル絶対値演算回路の第２の実
施の形態の構成を示すブロック図である。

【図８】 本発明のベクトル絶対値演算回路の第３の実
施の形態の構成を示すブロック図である。

【図９】 本発明の第３の実施の形態における絶対値回
路、最大値回路および最小値回路の構成例を示す図であ
る。

【図１０】 本発明のベクトル絶対値演算回路の第４の
実施の形態の構成を示す図である

【図１１】 リフレッシュ型の第１の絶対値回路の構成
を示す図である。

【図１２】 リフレッシュ型の第２の絶対値回路の構成
を示す図である。

【図１３】 本発明のベクトル絶対値演算回路の第５の
実施の形態の構成を示す図である。

【図１４】 本発明のベクトル絶対値演算回路における
出力のシミュレーション結果を示す図である。

【図１５】 ニューロ演算回路を説明するための図であ
る。

【図１６】 従来のベクトル絶対値演算回路の構成例を
示す図である。

【図１７】 従来のベクトル絶対値演算回路における絶
対値回路の構成を示す図である。

【符号の説明】

１１、６１ Ｉ成分入力端子 １２、６２ Ｑ成分入力端子 １３ 第１の絶対値回路 １４ 第２の絶対値回路 １５、１６、３７、３９、４３、４４、４５、４９、７
２、７７ 端子 ２０ 第１のコンパレータ ３４、３８、４１、４２、４８、１１１〜１１３、１３
５ インバータ ２１、２２、３０、３５、３６、５９、８５、８６、８
８、８９、９５、９６、９８、１０１、１０４、１０
５、１０６、１０８、１０９、１３６ マルチプレクサ ２３、２４、５１、５２、５５、５６、６７、６８、７
３、９０、９１、１３２ 入力キャパシタンス ２５、２８、３２、５３、５７、７０、７５ 反転増幅
器 ２６、５４、５８、６９、７４、９４、１３３ フィー
ドバックキャパシタンス ２７、６０、７１ 出力端子 ２９、３３ 第２のコンパレータ ４６、４７ トランスミッションゲート ６３、６４、１２３、１２４、１２６ 絶対値回路 ６５、７６ 最大値回路 ６６ 最小値回路 ７８、７９ ｎＭＯＳＦＥＴ ８０、８１ ｐＭＯＳＦＥＴ ８２ 基準電位入力端子 ８３ リフレッシュ型第１の絶対値回路 ８４ リフレッシュ型第２の絶対値回路 ８７、９４、９７、９９、１０２、１０７、１１０ ス
イッチ回路 １２５ 減算回路 １２７ 重み付き加算回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本橋 一則 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (56)参考文献 特開 昭61−115169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06G 7/25 G06F 17/16

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 ２次元ベクトルの第１の要素に対応す
   る第１の入力信号が入力され、該第１の入力信号と振幅
   が同一で単一の極性とされた第１の絶対値信号を出力す
   る第１の絶対値回路と、 ２次元ベクトルの第２の要素に対応する第２の入力信号
   が入力され、該第２の入力信号と振幅が同一で単一の極
   性とされた第２の絶対値信号を出力する第２の絶対値回
   路と、 前記第１の絶対値信号と前記第２の絶対値信号のうちの
   大きい方の信号に対して第１の係数を乗算し、前記第１
   の絶対値信号と前記第２の絶対値信号のうちの小さい方
   の信号に対して第２の係数を乗算し、前記両乗算結果信
   号を加算して出力する演算手段とを有することを特徴と
   するベクトル絶対値演算回路。
2. 【請求項２】 ２次元ベクトルの第１の要素に対応す
   る第１の入力信号が入力される第１の入力端子と、 ２次元ベクトルの第２の要素に対応する第２の入力信号
   が入力される第２の入力端子と、 前記第１の入力端子に接続され、前記第１の入力信号と
   振幅が同一で単一の極性とされた第１の絶対値信号を出
   力する第１の絶対値回路と、 前記第２の入力端子に接続され、前記第２の入力信号と
   振幅が同一で単一の極性とされた第２の絶対値信号を出
   力する第２の絶対値回路と、 前記第１の絶対値信号と前記第２の絶対値信号とを比較
   する比較回路と、 前記比較回路における比較の結果、前記第１の絶対値信
   号が前記第２の絶対値信号よりも大きいかあるいは等し
   い場合には前記第１の絶対値信号を選択し、前記第１の
   絶対値信号が前記第２の絶対値信号よりも小さい場合に
   は前記第２の絶対値信号を選択して出力する第１の選択
   手段と、 前記比較回路における比較の結果、前記第１の絶対値信
   号が前記第２の絶対値信号よりも大きいかあるいは等し
   い場合には前記第２の絶対値信号を選択し、前記第１の
   絶対値信号が前記第２の絶対値信号よりも小さい場合に
   は前記第１の絶対値信号を選択して出力する第２の選択
   手段と、 前記第１の選択手段からの入力信号に対して第１の係数
   を乗算し、前記第２の選択手段からの入力信号に対して
   は第２の係数を乗算し、該両乗算結果信号を加算して出
   力する重み付き加算回路とを有することを特徴とするベ
   クトル絶対値演算回路。
3. 【請求項３】 ２次元ベクトルの第１の要素に対応す
   る第１の入力信号が入力される第１の入力端子と、 ２次元ベクトルの第２の要素に対応する第２の入力信号
   が入力される第２の入力端子と、 前記第１の入力端子に接続され、前記第１の入力信号と
   振幅が同一で単一の極性とされた第１の絶対値信号を出
   力する第１の絶対値回路と、 前記第２の入力端子に接続され、前記第２の入力信号と
   振幅が同一で単一の極性とされた第２の絶対値信号を出
   力する第２の絶対値回路と、 前記第１の絶対値信号に対して第１の係数を乗算し、前
   記第２の絶対値信号に対して第２の係数を乗算し、該両
   乗算結果信号を加算して出力する第１の重み付き加算回
   路と、 前記第１の絶対値信号に対して第２の係数を乗算し、前
   記第２の絶対値信号に対して第１の係数を乗算し、該両
   乗算結果を加算して出力する第２の重み付き加算回路
   と、 前記第１の絶対値信号と前記第２の絶対値信号とを比較
   する比較回路と、 前記比較回路における比較の結果、前記第１の絶対値信
   号が前記第２の絶対値信号よりも大きいかあるいは等し
   い場合には前記第１の重み付き加算回路の出力を選択し
   て出力し、前記第１の絶対値信号が前記第２の絶対値信
   号よりも小さい場合には前記第２の重み付き加算回路の
   出力を選択して出力する選択手段とを有することを特徴
   とするベクトル絶対値演算回路。
4. 【請求項４】 前記第１の係数は１０／１１とされ、
   前記第２の係数は５／１１とされていることを特徴とす
   る前記請求項１〜３のいずれか１項に記載のベクトル絶
   対値演算回路。
5. 【請求項５】 前記重み付き加算回路は、 第１の入力端子と、 第２の入力端子と、 一端が前記第１の入力端子に接続された第１の入力キャ
   パシタンスと、 一端が前記第２の入力端子に接続された第２の入力キャ
   パシタンスと、 入力側に前記第１の入力キャパシタンスの他端と前記第
   ２の入力キャパシタンスの他端とが接続され、かつ、出
   力側と入力側との間にフィードバックキャパシタンスが
   接続された反転増幅器とを有するものであることを特徴
   とする前記請求項２に記載のベクトル絶対値演算回路。
6. 【請求項６】 前記第１の重み付き加算回路および前
   記第２の重み付き加算回路は、いずれも、 前記第１の絶対値信号と基準電位とが入力され、そのい
   ずれか一方を出力する第１のマルチプレクサと、 前記第２の絶対値信号と基準電位とが入力され、そのい
   ずれか一方を出力する第２のマルチプレクサと、 一端が前記第１のマルチプレクサの出力に接続された第
   １の入力キャパシタンスと、 一端が前記第２のマルチプレクサの出力に接続された第
   ２の入力キャパシタンスと、 入力側に前記第１の入力キャパシタンスの他端と前記第
   ２の入力キャパシタンスの他端とが接続され、かつ、出
   力側と入力側との間にフィードバックキャパシタンスが
   接続された反転増幅器と、 前記フィードバックキャパシタンスに並列に接続された
   スイッチ回路とを有しており、 前記選択手段により出力として選択されない重み付き加
   算回路には前記基準電位が入力され、当該スイッチ回路
   が閉成されるように制御されることを特徴とする前記請
   求項３記載のベクトル絶対値演算回路。
7. 【請求項７】 前記第１の絶対値回路は、 前記第１の入力信号が入力される入力端子と、 前記第１の入力信号の極性を反転した出力信号を出力す
   る極性反転回路と、 前記第１の入力信号の極性に応じて、前記第１の入力信
   号と前記極性反転回路の出力信号とを選択して出力する
   選択回路とを有していることを特徴とする前記請求項１
   〜６のいずれか１項に記載のベクトル絶対値演算回路。
8. 【請求項８】 前記第２の絶対値回路は、 前記第２の入力信号が入力される入力端子と、 第１および第２の出力端子と、 前記第２の入力信号の極性を反転した出力信号を出力す
   る極性反転回路と、 前記第２の入力信号が第１の極性であるときに、前記極
   性反転回路の出力信号を前記第１の出力端子に出力する
   とともに、前記第２の入力信号を前記第２の出力端子に
   出力し、前記第２の入力信号が第２の極性であるとき
   に、前記第２の入力信号を前記第１の出力端子に出力す
   るとともに、前記極性反転回路の出力信号を前記第２の
   出力端子に出力する選択回路手段とを有することを特徴
   とする前記請求項１〜７のいずれか１項に記載のベクト
   ル絶対値演算回路。
9. 【請求項９】 前記極性反転回路は、一端が前記入力
   端子に接続され、他端が反転増幅器の入力端に接続され
   た入力キャパシタンスと、出力側と入力側との間にフィ
   ードバックキャパシタンスが接続された前記反転増幅器
   とを有しており、前記入力キャパシタンスと前記フィー
   ドバックキャパシタンスとの容量比は１とされているも
   のであることを特徴とする前記請求項７あるいは８に記
   載のベクトル絶対値演算回路。
10. 【請求項１０】 前記極性反転回路は、一方の入力が
    前記入力端子に接続され、他方の入力に基準電位が印加
    され、制御信号入力に応じて前記入力端子から入力され
    る信号と前記基準電位のいずれか一方を選択して出力す
    るマルチプレクサ回路と、該マルチプレクサ回路の出力
    に一端が接続され、他端が反転増幅器の入力端に接続さ
    れた入力キャパシタンスと、出力側と入力側との間に前
    記入力キャパシタンスと同一の容量を有するフィードバ
    ックキャパシタンスが接続された反転増幅器と、前記フ
    ィードバックキャパシタンスに並列に接続され、前記制
    御信号に応じて開閉制御されるスイッチ回路とを有して
    おり、前記制御信号は、前記第１の絶対値回路の出力信
    号とされていることを特徴とする前記請求項７に記載の
    ベクトル絶対値演算回路。
11. 【請求項１１】 前記第２の絶対値回路は、 前記第２の入力信号が入力される入力端子と、 第１および第２の出力端子と、 一方の入力が前記入力端子に接続され、他方の入力に基
    準電位が印加され、制御信号入力に応じて前記入力端子
    から入力される信号と前記基準電位のいずれか一方を選
    択して出力するマルチプレクサ回路と、該マルチプレク
    サ回路の出力に一端が接続され、他端が反転増幅器の入
    力端に接続された入力キャパシタンスと、出力側と入力
    側との間に前記入力キャパシタンスと同一の容量を有す
    るフィードバックキャパシタンスが接続された反転増幅
    器と、前記フィードバックキャパシタンスに並列に接続
    され、前記制御信号に応じて開閉制御されるスイッチ回
    路とを有する第１および第２の極性反転回路と、 前記第２の入力信号が第１の極性であるときに、前記第
    １の極性反転回路の出力信号を前記第１の出力端子に出
    力するとともに、前記第２の入力信号を前記第２の出力
    端子に出力し、前記第２の入力信号が第２の極性である
    ときに、前記第２の入力信号を前記第１の出力端子に出
    力するとともに、前記第２の極性反転回路の出力を前記
    第２の出力端子に出力する選択手段を有することを特徴
    とする前記請求項１〜７のいずれか１項に記載のベクト
    ル絶対値演算回路。
12. 【請求項１２】 前記反転増幅器は奇数段直列に接続
    されたインバータ回路により構成されていることを特徴
    とする前記請求項５、６、９、１０あるいは１１のうち
    のいずれか１項に記載のベクトル絶対値演算回路。
13. 【請求項１３】 前記第１の係数は前記フィードバッ
    クキャパシタンスと前記第１の入力キャパシタンスとの
    容量比により決定され、また、前記第２の係数は前記フ
    ィードバックキャパシタンスと前記第２の入力キャパシ
    タンスとの容量比により決定されていることを特徴とす
    る前記請求項５あるいは６記載のベクトル絶対値演算回
    路。