JP2933112B2 - 乗算回路 - Google Patents

乗算回路

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JP2933112B2
JP2933112B2 JP4330003A JP33000392A JP2933112B2 JP 2933112 B2 JP2933112 B2 JP 2933112B2 JP 4330003 A JP4330003 A JP 4330003A JP 33000392 A JP33000392 A JP 33000392A JP 2933112 B2 JP2933112 B2 JP 2933112B2
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capacitance
terminal
input voltage
multiplication
multiplication circuit
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ウィワット・ウォンワラウィパット
維康 楊
国梁 寿
直 高取
山本　　誠
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TAKATORI IKUEIKAI KK
Consejo Superior de Investigaciones Cientificas CSIC
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TAKATORI IKUEIKAI KK
Consejo Superior de Investigaciones Cientificas CSIC
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • Automation & Control Theory (AREA)
  • Evolutionary Computation (AREA)
  • Fuzzy Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は乗算回路に関する。
【０００２】
【従来の技術】従来、デジタル型の乗算回路は大規模と
なり、またアナログ型の乗算回路はその計算精度が低か
った。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、小規模か
つ高精度の乗算が可能であるとともに、アナログ対デジ
タルの乗算が可能な乗算回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】この発明に係る乗算回路
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、乗算回路を複数並列し、各乗算回路の出力を容量結
合によって統合し、この容量結合において、各乗算回路
のデジタル入力電圧の重みに対応した重みを与えるもの
である。
【０００５】
【実施例】次にこの発明に係る乗算回路の１実施例を図
面に基づいて説明する。図１において、乗算回路Ｍアナ
ログ入力電圧Ｘが非反転入力に接続された演算増幅器Ａ
ｍｐを有し、Ａｍｐの出力は第１電界効果トランジスタ
Ｔｒ1のドレインに接続されている。Ｔｒ1は、ゲートに
デジタル入力電圧Ｂが入力され、ソースに出力端子Ｔ
outが接続されている。さらにＴｒ1のソースには、第
１、第２キャパシタンスＣ1、Ｃ2が直列に接続され、Ｃ
1、Ｃ2の中間点は、帰還路Ｆを介してＡｍｐの反転入力
に接続されている。
【０００６】Ａｍｐの出力電圧をＶ1、Ｔoutの電圧をＶ
out、Ｃ1、Ｃ2の中間点の電圧をＶ2とすると、Ｔｒ1の
導通状態において、 （Ｘ−Ｖ2）＝０ （１） となるように、ＡｍｐはＶ1を調整する。そして、キャ
パシタンスＣ1、Ｃ2の容量をＣ1、Ｃ2とすると、 Ｖout＝Ｘ｛（Ｃ1＋Ｃ2）／Ｃ1｝ （２） となり、演算増幅器の特性上、Ｖ2は比較的高精度が保
証され、またＬＳＩ上においてＣ1、Ｃ2の相対精度は比
較的良好であるので、Ｔｒ1の導通時にはアナログ入力
電圧Ｘに一定の乗数を乗じた値が出力される。
【０００７】Ｔｒ1のゲートにはデジタル入力電圧Ｂが
入力され、ＢがハイレベルのときにＴｒ1は導通し、Ｂ
がローレベルのときにＴｒ2は遮断される。すなわち、 ｛（Ｃ1＋Ｃ2）／Ｃ1｝＝２k （３） とすると、Ｂを２kの１ビットデータとしたときの、 Ｖout＝Ｘ×Ｂ （４） なる乗算結果が得られることになる。
【０００８】また、Ｔoutには第２電界効果トランジス
タＴｒ2がそのドレインにおいて接続され、Ｔｒ2はソー
スが接地されるとともに、ゲートにデジタル入力電圧Ｂ
が接続されている。Ｔｒ1、Ｔｒ2は相互にトグルとして
開閉するようにスイッチング特性が設定され、Ｔｒ1の
導通時にはＴｒ2は遮断され、Ｔｒ1の遮断時にはＴｒ2
は導通する。従って、Ｔｒ1が遮断されたときには、Ｖ
outは略０Ｖとなる。これは、Ｂ＝０のときの乗算結果
とみなすことができる。
【０００９】図２は８ビットのデジタルデータ（Ｂ0、
Ｂ1、・・・Ｂ7）とＸとの乗算のための乗算回路を示す
ものであり、図１と同様の乗算回路Ｍ0〜Ｍ7が並列して
設けられ、それぞれに共通のアナログ入力データＸと、
デジタル入力データの各ビットが入力されている。
【００１０】ｋ番目の乗算回路Ｍkの出力電圧をＶｋout
とし、図１のＣ1、Ｃ2に対応する容量をＣｋ1、Ｃｋ2で
表すと、 Ｖｋout＝Ｘ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝ （５） と表現される。
【００１１】さらにＭ0〜Ｍ7の出力はキャパシタンスＣ
Ｃ0〜ＣＣ7よりなる容量結合ＣＰにより統合されて、出
力Ｖoutが生成されている。容量結合ＣＰは、 Ｖout＝（ＣＣ0×Ｖ０out＋ＣＣ1×Ｖ１out＋・・・＋ＣＣ7×Ｖ７out） ／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （６） なる統合を行う。
【００１２】すなわち、Ｍｋの出力Ｖｋoutに ＣＣk／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7） （７） を乗じた結果が合計され、 ｛（Ｃｋ1＋Ｃｋ2）／Ｃｋ1｝×ＣＣk＝２k （８） あるいは、 〔｛（ＣＫ1＋ＣＫ2）／ＣＫ1｝×ＣＣk〕／（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7) ＝２k （９） とすれば、アナログ対デジタルの乗算が実行されたこと
になる。
【００１３】なお、式（９）の場合には、Ｖoutに対し
て（ＣＣ0＋ＣＣ1＋・・・＋ＣＣ7）を乗じて、最終結
果とする必要がある。
【００１４】
【発明の効果】前述のとおり、この発明に係る乗算回路
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、乗算回路を複数並列し、各乗算回路の出力を容量結
合によって統合し、この容量結合において、各乗算回路
のデジタル入力電圧の重みに対応した重みを与えるの
で、小規模かつ高精度の乗算が可能であるとともに、ア
ナログ対デジタルの乗算が可能であるという優れた効果
を有する。
【図面の簡単な説明】
【図１】この発明に係る乗算回路の第１実施例を示す回
路図である。
【図２】この発明に係る乗算回路の第２実施例を示す回
路図である。
【符号の説明】
Ｍ，Ｍ0，Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7 乗
算回路 Ｘ 入力電圧 Ａｍｐ 演算増幅器 Ｔｒ1 第１電界効果トランジスタ Ｂ デジタル入力電圧 Ｔout 出力端子 Ｃ1 第１キャパシタンス Ｃ2 第２キャパシタンス Ｆ 帰還路 Ｖ1 出力電圧 Ｖout 出力端子の電圧 Ｖ2 中間点の電圧 Ｔｒ2 第２電界効果トランジスタ Ｂ0，Ｂ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5，Ｂ6，Ｂ7 デジ
タルデータ ＣＣ0，ＣＣ1，ＣＣ2，ＣＣ3，ＣＣ4，ＣＣ5，ＣＣ6，
ＣＣ7 キャパシタンス ＣＰ 容量結合
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06G 1/00 - 7/80

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ入力電圧が非反転入力に接続さ
    れた演算増幅器と、この演算増幅器の出力がドレインに
    入力された第１電界効果トランジスタと、この第１電界
    効果トランジスタのソースに第１端子が接続された第１
    キャパシタンスと、この第１キャパシタンスの第２端子
    に第１端子が接続されかつ第２端子が接地された第２キ
    ャパシタンスと、第１電界効果トランジスタのソースに
    接続された出力端子と、この出力端子にドレインが接続
    されかつソースが接地された第２電界効果トランジスタ
    と、第１キャパシタンスの第２端子および第２キャパシ
    タンスの第１端子と前記演算増幅器の反転入力とを接続
    する帰還路とを備え、第１、第２電界効果トランジスタ
    のゲートにはデジタル入力電圧が接続され、第１、第２
    電界効果トランジスタは相互にトグルを構成するように
    スイッチング特性が設定されていることを特徴とする乗
    算回路。
  2. 【請求項２】 請求項１記載の乗算回路が並列して設け
    られ、これら乗算回路に共通のアナログ入力電圧が入力
    され、乗算回路の出力端子は、各乗算回路に対するデジ
    タル入力電圧の重みに対応した容量のキャパシタンスよ
    りなる容量結合によって統合されていることを特徴とす
    る乗算回路。
JP4330003A 1992-11-16 1992-11-16 乗算回路 Expired - Lifetime JP2933112B2 (ja)

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JP4330003A JP2933112B2 (ja) 1992-11-16 1992-11-16 乗算回路
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JPH06162230A JPH06162230A (ja) 1994-06-10
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