JPH06164321A - フィルタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 汎用性と高速性の両者を兼ね備えたフィルタ
回路を提供することを目的とする。 【構成】 積和演算を実行する部分を、１積和回路ＭＣ
１および第２積和回路ＭＣ２に分割し、これら積和回路
ＭＣ１，ＭＣ２の出力を加算回路Ａ₁₁〜Ａ₁₇，Ａ₂₁〜Ａ
₂₇によって合計し、また加算回路の出力と第１積和回路
入力のいずれか一方を、切替手段ＳＷによって選択的に
第２積和回路入力ものであり、これによってＦＩＲ型と
ＩＩＲ型の両者を１個の回路で実現するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、連続的な入力データ
を時系列で複数保持し、この時系列データに乗数を乗じ
て積算するフィルタ回路、いわゆるデジタル・フィルタ
に関する。

【０００２】

【従来の技術】この種のデジタル・フィルタにはＦＩＲ
型（Finit Impulse Response）とＩＩＲ型（Infinit Im
pulse Response）とが存在し、ＩＩＲ型は出力をフィー
ドバックする構成であるため、複雑な周波数特性を実現
し得る。一方、ＦＩＲ型は構成が単純であり、ローパス
フィルタ等に広く利用されている。デジタル・フィルタ
は、その汎用性を考慮してＤＳＰによって実現され、あ
るいは処理速度を考慮して専用回路によって実現される
が、前者では充分な処理速度が得られず、後者では汎用
性が低いという問題があった。

【０００３】

【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、汎用性と
高速性の両者を兼ね備えたフィルタ回路を提供すること
を目的とする。

【０００４】

【課題を解決するための手段】この発明に係るフィルタ
回路は、積和演算を実行する部分を、１積和回路および
第２積和回路に分割し、これら積和回路の出力を加算回
路によって合計し、また加算回路の出力と第１積和回路
入力のいずれか一方を、切替手段によって選択的に第２
積和回路入力ものであり、これによってＦＩＲ型とＩＩ
Ｒ型の両者を１個の回路で実現するものである。

【０００５】

【実施例】次にこの発明に係るフィルタ回路の１実施例
を図面に基づいて説明する。図１において、フィルタ回
路は第１積和回路ＭＣ１および第２積和回路ＭＣ２を有
し、第１積和回路ＭＣ１は、複数のホールド回路Ｈ₁₁〜
Ｈ₁₈を直列に接続してなり、各ホールド回路Ｈ_1kの出力
は乗算回路Ｍ_1kに入力されている。一方第２積和回路Ｍ
Ｃ２は、複数のホールド回路Ｈ₂₁〜Ｈ₂₈を直列に接続し
てなり、各ホールド回路Ｈ_2kの出力は乗算回路Ｍ_2kに入
力されている。

【０００６】第１積和回路には入力データＤ_inが入力さ
れ、Ｄ_inは各ホールド回路で一旦保持された後に、次段
のホールド回路に転送される。これによって各ホールド
回路にはＤ_inの時系列のデータが保持される。この時系
列データを、ここではＸ（ｔ−ｋ）と表現する。各乗算
回路Ｍ₁₁〜Ｍ₁₈は所定の乗数ａ₁〜ａ₈があらかじめ入力
されており、時系列データに対する以下の乗算を実行す
る。 ｍ_1k＝ａ_k×Ｘ（ｔ−ｋ） ｍ_1k：乗算回路Ｍ_1kの乗算結果

【０００７】乗算回路Ｍ_1k、Ｍ_1(k+1)の出力は加算回路
Ａ_1kによって加算され、加算結果が次段の加算回路Ａ
_1(k+1)に出力される。従って、加算回路Ａ₁₇は第１積和
回路における全ての乗算回路の出力の総和

【式１】 を算出する。

【０００８】第２積和回路には、スイッチＳＷを介し
て、Ａ₁₇出力あるいはＨ₁₈出力が第２入力データＤ_mと
して入力され、Ｄ_mは各ホールド回路Ｈ₂₁〜Ｈ₂₈で一旦
保持された後に、次段のホールド回路に転送される。こ
れによって各ホールド回路にはＤ_mの時系列のデータが
保持される。この時系列データを、ここではＹ（ｔ−
ｋ）と表現する。各乗算回路Ｍ₂₁〜Ｍ₂₈は所定の乗数ｂ
₁〜ｂ₈があらかじめ入力されており、時系列データに対
する以下の乗算を実行する。 ｍ_2k＝ｂ_k×Ｙ（ｔ−ｋ） ｍ_2k：乗算回路Ｍ_2kの乗算結果

【０００９】乗算回路Ｍ_2k、Ｍ_2(k+1)の出力は加算回路
Ａ_2kによって加算され、加算結果が次段の加算回路Ａ
_2(k-1)に出力される。従って、加算回路Ａ₂₇は第２積和
回路における全ての乗算回路の出力の総和

【式２】 を算出する。

【００１０】また加算回路Ａ₂₁の出力は、第１積和回路
ＭＣ１における加算回路Ａ₁₇に入力され、これによって
Ａ₁₇の出力はＭＣ１、ＭＣ２両者の乗算結果の総和とな
る。ＳＷがＨ₁₈側に接続された場合、Ｄ_mはＸ（ｔ−
８）となり、ＭＣ２の出力は

【式３】 となる。ここで、ｂ_k＝ａ_(k+8)と表現すると、Ａ₁₇から
出力されるＭＣ１、ＭＣ２の総和は、

【式４】 となり、ＦＩＲ型フィルタの特性が得られることが分か
る。

【００１１】ＳＷがＡ₁₇側に接続された場合、

【式５】 Ｙ（ｔ）＝Ｄ_m と一般的に表現され、ＩＩＲ型の特性が得られたことが
分かる。

【００１２】以上のように、専用回路におけるＳＷのみ
の切替によってＦＩＲ、ＩＩＲの２つのタイプのフィル
タが実現され、またＦＩＲ型の場合には全てのホールド
回路および乗算回路を活用した比較的大きな段数のフィ
ルタが実現される。すなわち汎用性と高速性を兼ね備え
たフィルタを実現し得る。

【００１３】図２はホールド回路Ｈ_jkの実施例を示す。
Ｈ_jkは一対の演算増幅器Ａｍｐ₁、Ａｍｐ₂と一対の電界
効果トランジスタＴｒ₁、Ｔｒ₂を有し、Ａｍｐ₁の非反
転入力に入力データｄ_inが入力されている。Ａｍｐ₁の
出力はＴｒ₁のドレインに接続され、Ｔｒ₁のソースはキ
ャパシタンスＣ₁を介して接地されるとともにＡｍｐ₁の
反転入力にフィードバックされている。Ｔｒ₁はクロッ
クＣＬＫ₀がゲートに入力され、ＣＬＫ₀がハイレベルの
ときに導通する。Ｔｒ₁の導通時には、Ｃ₁にｄ_{i n}と等し
い電圧が印加するようにＡｍｐ₁の出力が調整され、Ｃ₁
には充電電圧がｄ_inとなるように電荷が蓄えられる。

【００１４】Ｃ₁の充電電圧はＡｍｐ₂非反転入力に接続
され、Ａｍｐ₂の出力はＴｒ₂のドレインに接続され、Ｔ
ｒ₂のソースはキャパシタンスＣ₂を介して接地されると
ともにＡｍｐ₂の反転入力にフィードバックされてい
る。Ｔｒ₂は、ＣＬＫ₀と逆位相のクロックＣＬＫ₁がゲ
ートに入力され、Ｔｒ₁とは逆位相で導通される。Ｔｒ₂
の導通時には、Ｃ₁の充電電圧にｄ_inと等しい電圧がＣ₂
印加するようにＡｍｐ₂の出力が調整され、Ｃ₂には充電
電圧がｄ_inとなるように電荷が蓄えられ、ｄ_inに対応し
たｄ_outが出力される。これによって、１クロックのタ
イミングだけｄ_{i n}が保持され、またＣ₁への充電時には
後段への影響が生じないので、確実に所定のタイミング
でホールドが行われる。

【００１５】図３は乗算回路Ｍ_jkの実施例を示す。Ｍ_jk
は一対の演算増幅器Ａｍｐ₃、Ａｍｐ₄と一対の電界効果
トランジスタＴｒ₃、Ｔｒ₄を有し、Ａｍｐ₃の非反転入
力に入力アナログデータＡＸが入力されている。Ａｍｐ
₃の出力はＴｒ₃のドレインに接続され、Ｔｒ₃のソース
はキャパシタンスＣ₃、Ｃ₄を介して接地されている。そ
してＣ₃、Ｃ₄間の電圧はＡｍｐ₃の反転入力にフィード
バックされている。Ｔｒ₃はデジタル入力Ｂがゲートに
入力され、Ｂがハイレベルのときに導通する。Ｔｒ₃の
導通時には、Ｃ₄にＡＸと等しい電圧が印加するように
Ａｍｐ₃の出力が調整され、Ｃ₄には充電電圧がＡＸとな
るように電荷が蓄えられる。このとき、Ｔｒ₃のソース
電圧は ＡＸ｛（Ｃ₃−Ｃ₄）／Ｃ₃｝となる。

【００１６】Ａｍｐ₄は非反転入力が接地され、その出
力がＴｒ₄のソースに接続されている。Ｔｒ₄のドレイン
はＣ₃に接続されるとともに、Ａｍｐ₄の反転入力にフィ
ードバックされている。Ｔｒ₄のゲートにはＢをインバ
ータＩＮＶで反転したデジタルデータが入力され、Ｂが
ローレベルのときにＴｒ₄は導通する。Ｔｒ₄の導通時に
は、Ｔｒ₄のドレインに０Ｖが生じるようにＡｍｐ₄の出
力が調整される。

【００１７】Ｔｒ₃のソースおよびＴｒ₄のドレインは出
力用のキャパシタンスＣ₅に接続され、このＣ₅を含む容
量結合で決定される重みを掛けた電圧値が出力となる。
すなわち、Ｍ_jkはＡＸに対して、 ｛（Ｃ₃−Ｃ₄）／Ｃ₃｝Ｃ_cp Ｃ_cp：容量結合で決定される重みまたは０を乗数とする
乗算を実行したことになる。

【００１８】ここに容量結合とは図４のような構成を意
味し、複数のキャパシタンス（ここではＣ₅₁〜Ｃ₅₈の８
個のキャパシタンス）を並列接続してなる。これらのキ
ャパシタンスに電圧Ｖ₁〜Ｖ₈が印加されたとき、出力電
圧Ｖ₈は、 Ｖ₈＝（Ｃ₅₁Ｖ₁＋Ｃ₅₂Ｖ₂＋・・・＋Ｃ₅₈Ｖ₈）／（Ｃ₁＋Ｃ₂＋・・・＋Ｃ₈） となり、重み付加算が実行される。

【００１９】図３のような回路を並列して設け、デジタ
ルデータの各ビットをＢとして入力し、｛（Ｃ₃−Ｃ₄）
／Ｃ₃｝Ｃ_cpを２ⁿに設定すればアナログデータＡＸとデ
ジタルデータとの乗算を直接実行し得る。なお前記加算
回路Ａ_jkも図４を２入力あるいは３入力とした構成によ
って実現し得る。以上の構成により出力される出力信号
Ｄ_outは一旦Ｈ_outにおいて保持される。

【００２０】図５はフィルタ回路の第２実施例を示すも
のであり、加算回路Ａ_jkに替えて、１個の加算回路Ａ_t
を用いている。各乗算回路Ｍ_jkの出力をｍ_jkとすると、
図６に示すように、キャパシタンスＣ_jkを並列接続して
なる容量結合によって重み付加算が実行される。その演
算形態は図４の回路と同様である。

【００２１】

【発明の効果】前述のとおり、この発明に係るフィルタ
回路は、積和演算を実行する部分を、１積和回路および
第２積和回路のに分割し、これら積和回路の出力を加算
回路によって合計し、また加算回路の出力と第１積和回
路入力のいずれか一方を、切替手段によって選択的に第
２積和回路入力ものであり、これによってＦＩＲ型とＩ
ＩＲ型の両者を１個の回路で実現するので、汎用性を保
持しつつ高速処理を実現し得るという優れた効果を有す
る。

【図面の簡単な説明】

【図１】この発明に係るフィルタ回路の第１実施例を示
すブロック図である。

【図２】同実施例におけるホールド回路を示す回路図で
ある。

【図３】同実施例における乗算回路を示す回路図であ
る。

【図４】容量結合の例を示す回路図である。

【図５】第２実施例を示すブロック図である。

【図６】第２実施例における加算回路を示す回路図であ
る。

【符号の説明】

ＭＣ１，ＭＣ２ 積和回路 Ｈ₁₁〜Ｈ₁₈，Ｈ₂₁〜Ｈ₂₈，Ｈ_jk，Ｈ_in，Ｈ_out ホー
ルド回路 Ｄ_in，ｄ_in 入力データ Ｍ₁₁〜Ｍ₁₈，Ｍ₂₁〜Ｍ₂₈，Ｍ_jk 乗算回路 Ａ₁₁〜Ａ₁₇，Ａ₂₁〜Ａ₂₇，Ａ_t 加算回路 ＳＷ スイッチ Ａｍｐ₁〜Ａｍｐ₄ 演算増幅器 Ｔｒ₁〜Ｔｒ₄ 電界効果トランジスタ Ｃ₁〜Ｃ₅，Ｃ₅₁〜Ｃ₅₈ キャパシタンス ＣＬＫ₀，ＣＬＫ₁ クロック ＡＸ アナログデータ Ｂ デジタル入力 ＩＮＶ インバータ Ｖ₁〜Ｖ₈ 電圧 Ｖ₈ 出力電圧 Ｄ_out 出力信号 ｍ₁₁〜ｍ₁₈，ｍ₂₁〜ｍ₂₈ 乗算回路の出力

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 連続的な入力データを時系列で複数保持
   し、この時系列データに乗数を乗じて積算するフィルタ
   回路において；第１入力データを時系列で保持する複数
   のホールド回路と、このホールド回路の出力に乗数を乗
   じる乗算回路とを有する第１積和回路と；第２入力デー
   タを時系列で保持する複数のホールド回路と、このホー
   ルド回路の出力に乗数を乗じる乗算回路とを有する第２
   積和回路と；第１積和回路および第２積和回路の乗算結
   果の総和を算出する加算回路と；この加算回路の出力と
   第１入力データのいずれか一方を第２入力データとする
   切替手段と；を備えていることを特徴とするフィルタ回
   路。
2. 【請求項２】 加算回路は第１、第２積和回路の全ての
   乗算回路の出力を入力とする１個の加算回路よりなるこ
   とを特徴とする請求項１記載のフィルタ回路。
3. 【請求項３】 加算回路は、隣接する２個の時系列デー
   タの加算、あるいは１個の乗算結果とこれに続く時系列
   データとを加算するように２入力とされていることを特
   徴とする請求項１記載のフィルタ回路。
4. 【請求項４】 加算回路は複数のキャパシタンスを並列
   に接続した容量結合よりなることを特徴とする請求項１
   記載のフィルタ回路。