JPH0656942B2 - デジタル信号用遅延回路 - Google Patents
デジタル信号用遅延回路Info
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- JPH0656942B2 JPH0656942B2 JP60256474A JP25647485A JPH0656942B2 JP H0656942 B2 JPH0656942 B2 JP H0656942B2 JP 60256474 A JP60256474 A JP 60256474A JP 25647485 A JP25647485 A JP 25647485A JP H0656942 B2 JPH0656942 B2 JP H0656942B2
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- Japan
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- multiplier
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- General Engineering & Computer Science (AREA)
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- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、一定周波数のサンプリング信号によりクロ
ックされるアナログ−デジタル変換装置によつて帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期の選択可能な整数値でない倍数だけ遅延される
デジタル信号用の遅延回路に関する。
ックされるアナログ−デジタル変換装置によつて帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期の選択可能な整数値でない倍数だけ遅延される
デジタル信号用の遅延回路に関する。
［発明の技術的背景］ アナログ信号からデジタル信号を生成するアナログ−デ
ジタル変換装置のクロック信号と同一であつてもよい一
定周波数のクロック信号の制御下にデジタル信号を処理
するデジタル回路システムにおいては、簡単な手段によ
つて実現することのできる最短の可能な遅延はサンプリ
ング周期である。そのようなシステムにおいて、もしも
例えばデジタル信号の挿間のときに必要であるサンプリ
ング周期よりも短い或いはその整数倍でない倍数の遅延
が発生されなければならないならば、デジタル信号は、
もつと短いサンプリング周期の結果としてもつと短い遅
延を得るようにクロック信号の周波数を増加させること
がもしも不可能であるならば、この目的のためにに特別
な設計した遅延回路によつて遅延させなければならな
い。
ジタル変換装置のクロック信号と同一であつてもよい一
定周波数のクロック信号の制御下にデジタル信号を処理
するデジタル回路システムにおいては、簡単な手段によ
つて実現することのできる最短の可能な遅延はサンプリ
ング周期である。そのようなシステムにおいて、もしも
例えばデジタル信号の挿間のときに必要であるサンプリ
ング周期よりも短い或いはその整数倍でない倍数の遅延
が発生されなければならないならば、デジタル信号は、
もつと短いサンプリング周期の結果としてもつと短い遅
延を得るようにクロック信号の周波数を増加させること
がもしも不可能であるならば、この目的のためにに特別
な設計した遅延回路によつて遅延させなければならな
い。
［発明が解決しようとする課題］ したがって、この発明の目的は、一定周波数のクロック
信号によって制御される回路システムのための、サンプ
リング周期の選択可能な整数倍でない倍数に等しい遅延
を生じるようなデジタル信号遅延回路を提供することで
ある。
信号によって制御される回路システムのための、サンプ
リング周期の選択可能な整数倍でない倍数に等しい遅延
を生じるようなデジタル信号遅延回路を提供することで
ある。
このような遅延回路においてはサンプリング周期の倍数
値の１以下の端数部分の値ｂの遅延を与えることが必要
になるが、その場合にｂの値によって位相周波数特性が
変化することは好ましくない。
値の１以下の端数部分の値ｂの遅延を与えることが必要
になるが、その場合にｂの値によって位相周波数特性が
変化することは好ましくない。
したがって、この発明の目的はまた、サンプリング周期
の倍数値の１以下の端数部分の値ｂの遅延を与えるとき
にｂの値によって位相周波数特性が変化しない上記のよ
うなデジタル信号遅延回路を提供することである。
の倍数値の１以下の端数部分の値ｂの遅延を与えるとき
にｂの値によって位相周波数特性が変化しない上記のよ
うなデジタル信号遅延回路を提供することである。
［課題解決のための手段］ この発明のデジタル信号遅延回路は、 一定周波数のサンプリング信号によりクロックされるア
ナログ−デジタル変換装置によって帯域制限されたアナ
ログ信号から形成され、サンプリング信号によりクロッ
クされるデジタル回路システムのサンプリング周期の選
択可能な整数値でない倍数だけ遅延されるデジタル信号
用の遅延回路において、 入力信号が供給され、サンプリング周期に等しい遅延を
与える第１のデジタル遅延素子および、それに後続する
係数０．５により乗算を行う第１の乗算器によって構成
された第１の並列分路と、入力信号が供給され、係数
０．５により乗算を行う第２の乗算器によって構成され
た第２の並列分路と、第１および第２の入力がそれぞれ
第１および第２の並列分路の出力に接続された第１の加
算器と、第１の加算器の出力端子に入力端子が接続さ
れ、サンプリング信号によりクロックされて前記２個の
並列分路および前記第１の加算器によって形成される回
路の振幅一周波数特性をサンプリング周波数の半分まで
の周波数範囲において可能な限り補償するデジタルピー
キングフィルタと、このデジタルピーキングフィルタの
出力端子に入力端子が接続され、サンプリング周期の整
数でない倍数の小数点以下の端数部分ｄを乗数として乗
算を行う第３の乗算器と、入力信号が供給され、第２の
デジタル遅延素子とそれに後続して配置されて１から前
記端数ｄを減算した乗数（１−ｄ）の乗算を行う第４の
乗算器との直列回路で構成された第３の並列分路と、第
３の乗算器の出力と第３の並列分路の出力とがそれぞれ
第１および第２の入力に結合されている第２の加算器と
を具備し、第２のデジタル遅延素子は遅延回路の前記サ
ンプリング周期の整数倍ではない遅延値を切り上げまた
は切り捨てた整数値のうちの整数倍ではない遅延値に近
い方の値に等しいサンプリング周期の整数倍の遅延を与
えることを特徴とする。
ナログ−デジタル変換装置によって帯域制限されたアナ
ログ信号から形成され、サンプリング信号によりクロッ
クされるデジタル回路システムのサンプリング周期の選
択可能な整数値でない倍数だけ遅延されるデジタル信号
用の遅延回路において、 入力信号が供給され、サンプリング周期に等しい遅延を
与える第１のデジタル遅延素子および、それに後続する
係数０．５により乗算を行う第１の乗算器によって構成
された第１の並列分路と、入力信号が供給され、係数
０．５により乗算を行う第２の乗算器によって構成され
た第２の並列分路と、第１および第２の入力がそれぞれ
第１および第２の並列分路の出力に接続された第１の加
算器と、第１の加算器の出力端子に入力端子が接続さ
れ、サンプリング信号によりクロックされて前記２個の
並列分路および前記第１の加算器によって形成される回
路の振幅一周波数特性をサンプリング周波数の半分まで
の周波数範囲において可能な限り補償するデジタルピー
キングフィルタと、このデジタルピーキングフィルタの
出力端子に入力端子が接続され、サンプリング周期の整
数でない倍数の小数点以下の端数部分ｄを乗数として乗
算を行う第３の乗算器と、入力信号が供給され、第２の
デジタル遅延素子とそれに後続して配置されて１から前
記端数ｄを減算した乗数（１−ｄ）の乗算を行う第４の
乗算器との直列回路で構成された第３の並列分路と、第
３の乗算器の出力と第３の並列分路の出力とがそれぞれ
第１および第２の入力に結合されている第２の加算器と
を具備し、第２のデジタル遅延素子は遅延回路の前記サ
ンプリング周期の整数倍ではない遅延値を切り上げまた
は切り捨てた整数値のうちの整数倍ではない遅延値に近
い方の値に等しいサンプリング周期の整数倍の遅延を与
えることを特徴とする。
［実施例］ 以下、添付図面を参照にして説明する。まず第１図はこ
の発明で改良しようとしている回路の構成を示してい
る。
の発明で改良しようとしている回路の構成を示してい
る。
一定周波数のサンプリング信号によりクロックされるア
ナログ−デジタル変換装置（図示せず）によつて帯域を
制限されたアナログ信号から形成されたデジタル信号ds
は第１のデジタル遅延素子v1に供給され、この遅延素子
v1はサンプリング周期に等しい遅延ｖを与える。遅延さ
れたデジタル信号は第１のデジタル遅延素子ｖ１に後続
する第１の乗算器m1に供給され、この第１の乗算器m1に
はまたサンプリング周期の倍数値中の１以下の部分の数
値ｂを与えられる。この１以下の部分の数値ｂによつて
デジタル信号dsが遅延されなければならないものであ
る。
ナログ−デジタル変換装置（図示せず）によつて帯域を
制限されたアナログ信号から形成されたデジタル信号ds
は第１のデジタル遅延素子v1に供給され、この遅延素子
v1はサンプリング周期に等しい遅延ｖを与える。遅延さ
れたデジタル信号は第１のデジタル遅延素子ｖ１に後続
する第１の乗算器m1に供給され、この第１の乗算器m1に
はまたサンプリング周期の倍数値中の１以下の部分の数
値ｂを与えられる。この１以下の部分の数値ｂによつて
デジタル信号dsが遅延されなければならないものであ
る。
第１のデジタル遅延素子v1および第１の乗算器m1は第１
の並列分路を形成する。第２の並列分路には第２の乗算
器m2が配置され、それは係数１−ｂおよびデジタル信号
dsを供給される。第１および第２の乗算器m1，m2の出力
はそれぞれ第１の加算器a1の第１および第２の入力に接
続され、この第１の加算器a1の出力はデジタルピーキン
グフイルタpfの入力に結合されている。遅延されたデジ
タル信号ds′はデジタルピーキングフィルタpfの出力に
現われ、このデジタルピーキングフィルタpfはサンプリ
ング周波数の半分までの周波数範囲で２個の並列分路お
よび第１の加算器a1により形成された回路の振幅−周波
数特性をできるだけ正確に補償する。この回路の振幅−
周波数特性はサンプリング周波数の半分の周波数におい
てゼロである。
の並列分路を形成する。第２の並列分路には第２の乗算
器m2が配置され、それは係数１−ｂおよびデジタル信号
dsを供給される。第１および第２の乗算器m1，m2の出力
はそれぞれ第１の加算器a1の第１および第２の入力に接
続され、この第１の加算器a1の出力はデジタルピーキン
グフイルタpfの入力に結合されている。遅延されたデジ
タル信号ds′はデジタルピーキングフィルタpfの出力に
現われ、このデジタルピーキングフィルタpfはサンプリ
ング周波数の半分までの周波数範囲で２個の並列分路お
よび第１の加算器a1により形成された回路の振幅−周波
数特性をできるだけ正確に補償する。この回路の振幅−
周波数特性はサンプリング周波数の半分の周波数におい
てゼロである。
第１図の遅延回路は、整数でない倍数の１より小さい部
分ｂの遅延を与えることができるが、ｂの値が異なると
その位相周波数特性が変化する欠点があり、これは用途
によっては大きい問題となる。
分ｂの遅延を与えることができるが、ｂの値が異なると
その位相周波数特性が変化する欠点があり、これは用途
によっては大きい問題となる。
それ故、この発明ではｂの値が異なっても位相周波数特
性が変化しないようにするために第２図に示されるよう
な第３の並列分路を有する遅延回路を開発したものであ
る。第２図の回路では第１図の回路と同様な回路を含
み、その回路に含まれた乗算器では前記の数値ｂとして
ｂ＝０．５が使用され、デジタルピーキングフィルタpf
に後続して第３の乗算器m3が配置され、ｄで示したサン
プリング周期の選択された部分が第２の入力信号として
それに供給される。第２図の装置のこの並列分路に関し
て全体の装置の入力側からみて別の並列分路が設けら
れ、それは第２の遅延素子v2および第４の乗算器m4を備
え、この第２の遅延素子v2はサンプリング周期の整数倍
の遅延ｖ′を与え、その倍数値は、ｂ＝０．５の場合
に、第１図の遅延回路ｖ1 の全遅延の小数点以下の端数
を切り上げおよび切り捨てた整数値のうちのもとの全遅
延値（整数倍ではない）に近い方の整数値である。また
第４の乗算器m4はその入力の一つが第２の遅延素子v2の
出力に接続され、一方他の入力は係数１−ｄを与えられ
る。第３および第４の乗算器m3，m4の出力はそれぞれ第
２の加算器a2の第１および第２の入力に接続され、この
第２の加算器a2は遅延されたデジタル信号ds′を出力す
る。必要であれば第２の加算器a2に続いて別のピーキン
グフィルタを設けてもよい。
性が変化しないようにするために第２図に示されるよう
な第３の並列分路を有する遅延回路を開発したものであ
る。第２図の回路では第１図の回路と同様な回路を含
み、その回路に含まれた乗算器では前記の数値ｂとして
ｂ＝０．５が使用され、デジタルピーキングフィルタpf
に後続して第３の乗算器m3が配置され、ｄで示したサン
プリング周期の選択された部分が第２の入力信号として
それに供給される。第２図の装置のこの並列分路に関し
て全体の装置の入力側からみて別の並列分路が設けら
れ、それは第２の遅延素子v2および第４の乗算器m4を備
え、この第２の遅延素子v2はサンプリング周期の整数倍
の遅延ｖ′を与え、その倍数値は、ｂ＝０．５の場合
に、第１図の遅延回路ｖ1 の全遅延の小数点以下の端数
を切り上げおよび切り捨てた整数値のうちのもとの全遅
延値（整数倍ではない）に近い方の整数値である。また
第４の乗算器m4はその入力の一つが第２の遅延素子v2の
出力に接続され、一方他の入力は係数１−ｄを与えられ
る。第３および第４の乗算器m3，m4の出力はそれぞれ第
２の加算器a2の第１および第２の入力に接続され、この
第２の加算器a2は遅延されたデジタル信号ds′を出力す
る。必要であれば第２の加算器a2に続いて別のピーキン
グフィルタを設けてもよい。
第３図は、次の伝達関数Ｈ（ｚ）を有する簡単なピーキ
ングフイルタに対する第２図の装置の実施例を示してい
る。
ングフイルタに対する第２図の装置の実施例を示してい
る。
Ｈ（ｚ）＝ｆ＋（１−２ｆ）ｚ−１＋ｆｚ-2 ここで、ｚはよく知られているように複素数周波数変数
である。第３図においてそれぞれ遅延ｖを生じる第１、
第２、第３の遅延段vs1 ，vs2 ，vs3 は縦続接続され、
第１の遅延段vs1 の入力はデジタル信号dsを与えられ
る。この信号はまた第３の加算器a3の第１の入力にも供
給され、第１の遅延段vs1 の出力は第４の加算器a4の第
１の入力に供給され、この第４の加算器a4の第２の入力
は第３の遅延段vs3 の入力に接続されている。第３の遅
延段vs3 の出力は第３の加算器a3の第２の入力に結合さ
れている。第３の加算器a3の出力は第１の減算器s1の被
減数入力に接続され、第４の加算器a4の出力は第１の減
算器s1の減数入力に接続され、第１の減算器s1の出力は
ピーキング係数ｆのための第５の乗算器m5を通って第５
の加算器a5の第１の入力に結合され、この第５の加算器
a5の第２の入力は第４の加算器a4の出力に接続されてい
る。第５の加算器a5の出力は第１の乗算器m1を通って第
２の減算器s2の被減数入力に接続され、この第２の減算
器s2の減数入力は電子スイッチsの出力に接続されてい
る。この電子スイッチs の第１の入力は第１の遅延段vs
1 の出力に接続され、第２の入力は第２の遅延段vs2 の
出力に接続されている。第２の減算器s2の出力は第３の
乗算器m3を通って第２の加算器a2の第１の入力に結合さ
れ、電子スイッチs の出力はこの加算器a2の第２の入力
に結合されている。ｖと１．５ｖの間の回路遅延に対し
ては電子スイッチs の第１の入力がこのスイッチの出力
に接続されなければならず、１．５ｖから２ｖまでの回
路遅延に対いては電子スイッチs の第２の入力がその出
力に接続されなければならない。
である。第３図においてそれぞれ遅延ｖを生じる第１、
第２、第３の遅延段vs1 ，vs2 ，vs3 は縦続接続され、
第１の遅延段vs1 の入力はデジタル信号dsを与えられ
る。この信号はまた第３の加算器a3の第１の入力にも供
給され、第１の遅延段vs1 の出力は第４の加算器a4の第
１の入力に供給され、この第４の加算器a4の第２の入力
は第３の遅延段vs3 の入力に接続されている。第３の遅
延段vs3 の出力は第３の加算器a3の第２の入力に結合さ
れている。第３の加算器a3の出力は第１の減算器s1の被
減数入力に接続され、第４の加算器a4の出力は第１の減
算器s1の減数入力に接続され、第１の減算器s1の出力は
ピーキング係数ｆのための第５の乗算器m5を通って第５
の加算器a5の第１の入力に結合され、この第５の加算器
a5の第２の入力は第４の加算器a4の出力に接続されてい
る。第５の加算器a5の出力は第１の乗算器m1を通って第
２の減算器s2の被減数入力に接続され、この第２の減算
器s2の減数入力は電子スイッチsの出力に接続されてい
る。この電子スイッチs の第１の入力は第１の遅延段vs
1 の出力に接続され、第２の入力は第２の遅延段vs2 の
出力に接続されている。第２の減算器s2の出力は第３の
乗算器m3を通って第２の加算器a2の第１の入力に結合さ
れ、電子スイッチs の出力はこの加算器a2の第２の入力
に結合されている。ｖと１．５ｖの間の回路遅延に対し
ては電子スイッチs の第１の入力がこのスイッチの出力
に接続されなければならず、１．５ｖから２ｖまでの回
路遅延に対いては電子スイッチs の第２の入力がその出
力に接続されなければならない。
第１の乗算器m1の出力における伝達関数は次のとおりで
ある。
ある。
Ｈ′（ｚ）＝ｆ＋（ｚ-1＋ｚ-2）（１−ｆ）＋ｚ-3ｆ 第３図の特定の実施例において必要な回路の量は最小の
ものに減少されていることが認められる。すなわち、第
２図の回路のいくつかのものの機能は他の回路によつて
実行される。
ものに減少されていることが認められる。すなわち、第
２図の回路のいくつかのものの機能は他の回路によつて
実行される。
図において個々の回路の間の相互接続線は簡単にするた
めに線で表わされている。しかし相互接続線は通常は並
列信号処理が行われるためバスである。この場合には個
々の回路はそのような並列信号処理に適した、並列加算
器、並列乗算器等の回路である。
めに線で表わされている。しかし相互接続線は通常は並
列信号処理が行われるためバスである。この場合には個
々の回路はそのような並列信号処理に適した、並列加算
器、並列乗算器等の回路である。
この発明による遅延回路は集積回路技術を使用して容易
に形成することができ、もっと大きな集積回路の一部分
を形成することが望ましい。信号はデジタル的に処理さ
れるから、絶縁ゲート電界効果トランジスタ回路すなわ
ちＭＯＳ技術による構成が特に有利である。しかし、他
の集積回路技術を使用することも可能である。
に形成することができ、もっと大きな集積回路の一部分
を形成することが望ましい。信号はデジタル的に処理さ
れるから、絶縁ゲート電界効果トランジスタ回路すなわ
ちＭＯＳ技術による構成が特に有利である。しかし、他
の集積回路技術を使用することも可能である。
第１図は、この発明で改良しようとしているデジタル信
号用遅延回路のブロック図である。 第２図は、この発明の第１の実施例のデジタル信号用遅
延回路のブロック図である。 第３図は、この発明の第２の実施例の回路のブロック図
である。 v1，v2，v3……デジタル遅延素子、m1，m2，m3……乗算
器、a1〜a5……加算器、s1，s2……減算器、pf……デジ
タルピーキングフィルタ。
号用遅延回路のブロック図である。 第２図は、この発明の第１の実施例のデジタル信号用遅
延回路のブロック図である。 第３図は、この発明の第２の実施例の回路のブロック図
である。 v1，v2，v3……デジタル遅延素子、m1，m2，m3……乗算
器、a1〜a5……加算器、s1，s2……減算器、pf……デジ
タルピーキングフィルタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−65918（ＪＰ，Ａ) 英国特許2078406（ＧＢ，Ａ)
Claims (3)
- 【請求項１】一定周波数のサンプリング信号によりクロ
ックされるアナログ−デジタル変換装置によって帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期の選択可能な整数値でない倍数だけ遅延される
デジタル信号用の遅延回路において、 入力信号が供給され、サンプリング周期に等しい遅延を
与える第１のデジタル遅延素子および、それに後続する
係数０．５により乗算を行う第１の乗算器によって構成
された第１の並列分路と、 入力信号が供給され、係数０．５により乗算を行う第２
の乗算器によって構成された第２の並列分路と、 第１および第２の入力がそれぞれ第１および第２の並列
分路の出力に接続された第１の加算器と、 第１の加算器の出力端子に入力端子が接続され、サンプ
リング信号によりクロックされて前記２個の並列分路お
よび前記第１の加算器によって形成される回路の振幅一
周波数特性をサンプリング周波数の半分までの周波数範
囲において可能な限り補償するデジタルピーキングフィ
ルタと、 このデジタルピーキングフィルタに後続して接続され、
サンプリング周期の整数でない倍数の小数点以下の端数
部分ｄを乗数として乗算を行う第３の乗算器と、 入力信号が供給され、第２のデジタル遅延素子とそれに
後続して配置されて１から前記端数ｄを減算した乗数
（１−ｄ）の乗算を行う第４の乗算器との直列回路で構
成された第３の並列分路と、 第３の乗算器の出力と第３の並列分路の出力とがそれぞ
れ第１および第２の入力に結合されている第２の加算器
とを具備し、 第２のデジタル遅延素子は前記遅延回路の前記サンプリ
ング周期の整数ではない遅延値を切り上げおよび切り捨
てた整数値のうちの整数倍ではない遅延値に近い方の値
に等しいサンプリング周期の整数倍の遅延を与えること
を特徴とするデジタル信号用遅延回路。 - 【請求項２】前記第２の加算器に後続して別のピーキン
ズフィルタが配置されている特許請求の範囲第１項記載
の遅延回路。 - 【請求項３】一定周波数のサンプリング信号によりクロ
ックされるアナログ−デジタル変換装置によって帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期の選択可能な整数値でない倍数だけ遅延される
デジタル信号用の遅延回路において、 それぞれサンプリング周期に等しい遅延を有し、直列に
接続された第１、第２および第３の遅延段と、 第１および第２の入力がそれぞれ第１の遅延段の入力と
第３の遅延段の出力に接続された第３の加算器と、 第１および第２の入力がそれぞれ第１の遅延段の出力と
第２の遅延段の出力に接続された第４の加算器と、 被減数入力が第３の加算器の出力に接続され、減数入力
が第４の加算器の出力に接続された第１の減算器と、 第１の減算器の出力に接続され、ピーキング係数ｆで乗
算する第５の乗算器と、 第１の入力が第５の乗算器の出力に接続され、第２の入
力が第４の加算器の出力に接続された第５の加算器と、 入力が第５の加算器の出力に接続され、乗数０．５で乗
算する第１の乗算器と、 被減数入力が第１の乗算器の出力に接続され、減数入力
が電子スイッチの出力に接続された第２の減算器と、 入力が第２の減算器の出力に接続され、整数でない倍数
の小数点以下の端数部分ｄを乗数として乗算を行う第３
の乗算器と、 第１の入力が第３の乗算器の出力に接続され、第２の入
力が前記電子スイッチの出力に接続された第２の加算器
とを具備し、 前記電子スイッチの第１の入力は第１の遅延段の出力に
接続され、第２の入力は第２の遅延段の出力に接続さ
れ、 サンプリング周期ｖと１．５ｖの間に装置の全体の遅延
に対しては電子スイッチの第１の入力が電子スイッチの
出力に接続され、１．５ｖより上２ｖまでの全体の遅延
に対しては電子スイッチの第２の入力がその電子スイッ
チの出力に接続されることを特徴とする遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84113894.4 | 1984-11-16 | ||
| EP84113894A EP0181953B1 (de) | 1984-11-16 | 1984-11-16 | Interpolator für Digitalsignale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126812A JPS61126812A (ja) | 1986-06-14 |
| JPH0656942B2 true JPH0656942B2 (ja) | 1994-07-27 |
Family
ID=8192289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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