CN85107301A - 用于数字信号的延迟电路 - Google Patents

Abstract

用这种电路，可　在数字电路系统中产生选择等于取样周期非整数倍的总延迟，其中的数字电路系统通过由固定频率的取样信号(fa)所定时的模拟-数字转换器从带限的模拟信号中形成数字信号(ds)。它也是用于数字电路系统的时钟信号。该电路包含具有等于取样周期延迟(V)的数字延迟组件(V1)；乘法器(m1)，它将其输入与另一非整数倍的小于1的部分-b输入相乘；乘法器(m2)，它将其输入与另一输入因子(1-b)相乘；一加法器(a1)以及由取样信号(fa)定时的峰值滤波器。

Description

本发明涉及一种用于数字信号的延迟电路，数字信号是借助于由固定频率的取样信号定时的模拟-数字转换器从带限的模拟信号中形成的，而且，该数字信号将在取样信号定时的数字电路系统中，通过选择取样周期的非整数倍而被延迟。以上所述，可参见权利要求1的前序部分。

在固定频率时钟信号控制下处理数字信号的数字电路系统中，该时钟信号与模拟信号中产生数字信号的模拟-数字转换器的时钟信号是相同的，通过取样装置可以实现的可能的最短延迟即为取样周期。在这样一种系统中，如果延迟短于取样周期或由此将产生的非整数倍（例如当内插数字信号时这是必要的），则若在不可能增加时钟信号的频率时，将通过专门用于此目的的延迟电路对数字信号进行必要的延迟以便取得较短延迟使其作为较短取样周期的结果。

因此，如权利要求所述的本发明之目的是要为通过固定频率的时钟信号所控制的一种电路系统提供一种用于数字信号的延迟电路，该电路影响数字信号以致使它们的延迟等于取样周期的可选择非整数倍。此外，延迟电路的幅-频响应和相-频响应都将是最佳的。这两种频率响应的同时最佳化只是在例外的情况下才可实现，但是，根据本发明，对于另一最佳化而言，交替使用两个频率响应中的任一个最佳化已经足以满足本发明之宗旨。

参考附图，将对本发明进行详细解释，其中：

图1是根据本发明的电路之实施方案的框图;

图2是根据本发明的改进电路实施方案的框图;

图3是图2电路的特殊实施方案的框图。

借助于由固定频率的取样信号所定时的模拟-数字转换器（图中未示出）而从带限的模拟信号中形成的数字信号ds被加到第一延迟元件V₁，该延迟元件提供一等于取样周期的延迟V。如此被延迟的数字信号被送入第一乘法器m1，该乘法器位于第一延迟元件V₁之后并馈入取样周期的小于1的部分-b的数值;通过该部分b，也将延迟数字信号ds。

第一延迟元件V₁和第一乘法器m1形成了第一并联支路。第二并联支路包括第二乘法器m2，其中输入有因子1-b以及数字信号ds。第一和第二乘法器m1、m2的输出分别与第一加法器a1的第一和第二输入端相连，该加法器的输出加到数字峰值滤波器P^f的输入端。经过延迟的信号ds′出现在峰值滤波器P^f的输出端，在频率范围上升到取样频率一半时，该滤波器尽可能精确的为由两并联支路和第一加法器所形成的支路的幅-频响应进行补偿。该支路的幅-频响应在取样频率的一半之处为零。

图1的延迟电路对于非整数倍的小于1的部分-b的不同数值有不同的相-频响应。这在某些应用中是不希望的。

因此，图2的框图示出了改进后的延迟电路的实施方案。与图1相同部分中的b＝0.5，而且第三乘法m3位于峰值滤波器P^f之后，对它来说，取样周期的可选择部分（该部分现在指定为d）作为它的第2个输入信号。与图2电路设置的并联支路有关的是另一并联支路，正如从整体设置的输入中所看到的一样，该并联支路包括提供延迟V′的第二延迟元件V₂（其中的延迟V′等于取样周期的整数倍，在d＝0.5的条件下，该取样周期是图1延迟电路总延迟的下一个较小的取样周期，或下一个较大的取样周期。以及第四乘法器m4，它的一个输入与第二延迟元件V₂的输出相连而另一输入端输入因子1-d。第三和第四乘法器m3和m4的输出分别连至第二加法器a₂的第一和第二 输入端，该加法器产生延迟的数字信号ds′。倘若必要，可在第二加法器后面再加一峰值滤波器。

图3表明了作为简单峰值滤波器使用的图2装置的一个特殊实施方案，而该简单峰值滤波器的传输函数如下所示：

H（Z）＝f+（1-2f）Z^-1+fZ^-2

其中，Z是复频率变量，这是人所共知的。在图3中，该第一、第二以及第三延迟级VS1、VS2、VS3（其中每一延迟级都提供一延迟V）是级联的，而且数字信号ds从第一延迟级VS1的输入端输入。该信号ds还被加至第三加法器a3的第一输入端，第一延迟级VS1的输出加到第四加法器a4的第一输入端，该第四加法器a4的另一个输入端连至第三延迟级VS3的输入端。后者的输出又被加到第三加法器a3的第二输入端。第三加法器a3的输出又与第一减法器S1的被减数输入端相连，第四加法器a4的输出与第一减法器S1的减数输入端相连，该减法器S1的输出通过有峰值因子f输入的第五乘法器m5耦合到第五加法器a5的第一输入端，该加法器a5的第二输入端与第四加法器的输出相连。而第五加法器的输出又通过第一乘法器m1耦合第二减法器S2的被减数输入端，该第二减法器S2的减数输入端与电开关S的输出相连。后者的第一输入端与第一延迟级VS1的输出相连，其第二输入端与第二延迟级VS2的输出相连。通过第三乘法器m3，第二减法器S2的输出被连至第二加法器a2的第一输入端，电开关S的输出被加至该加法器的第二输入端。对于在V和1.5V之间的电路延迟而言，电开关的第一输入端必须连至该开关的输出端;而对于1.5V到2.0V的电路延迟而言，第二输入端必须与其输出相连。

在第一乘法器m1输出端处的传输函数如下所示：

H′（Z）＝f+（Z^-1+Z^-2）（1-f）+Z^-3f

可以看到，在图3的特殊实施方案中，对电路的需求量减至最小，即：通过其它支路，实现了图2某些支路的功能。

在附图中，各个支路之间的内部连接为简便起见用线段来代表。因为将来用并行信号处理，所以一般来说互接是一些母线。在这种情况下，各个支路将成为适合于这种并行处理的支路，即，并行加法器、并行乘法器等等。

根据本发明的延迟电路很容易利用集成电路技术加以实施，而且最好是以较大规模集成电路将其制成为一组件。由于信号是数字处理，因此由绝缘栅场效应晶体管电路（即MOS技术）实施尤为有利。但也可采用其他集成电路技术予以实施。

Claims (4)

1、用于数字信号(ds)的延迟电路，该数字信号是由固定频率的取样信号(fa)所定时的模拟-数字转换器从带限的模拟信号中形成的，而且，通过由取样信号周期的非整数倍而延迟数字信号，其特征在于有下列特性：

第一数字延迟组件(V1)，它提供等于取样周期的延迟(V)，跟随其后的第一乘法器(m1)，用来将其输出乘以非整数倍的小于1的部分-b，它们一起构成了第一并联支路；

乘以因子(1-b)的第二乘法器接在第二并联支路中；

第一和第二输入端分别与第一和第二并联支路相连的第一加法器(a1)之后有一数字峰值滤波器(pf)，该滤波器是由取样信号(fa)定时的，而且如果可能，滤波器将在频率范围上升到取样频率一半之处对由两个支路和第一加法器(a1)形成的分支电路的幅-频响应进行补偿：

2、如权利要求1的一种延迟电路，其特征在于具有下述特性：

小于1的部分（b）是0.5;

在峰值滤波器后面接的是将其输出乘以非整数倍的小于1部分（b）的第三乘法器（m3），它的输出端被连至第二加法器（a2）的第一输入端;

两个并联支路的输入都与第二数字延迟组件（V2）的输入相连，它提供了等于取样周期整数倍的延迟（V′），该取样周期是在b＝0.5的条件下按权利要求1的延迟电路总延迟的下一个较小或较长的取样周期;

第二数字延迟组件（V2）后面接有一第四乘法器（m4），该乘法器将第二数字延迟组件的输出与因子（1-d）相乘，然后其输出加至第二加法器（a2）的输入端。

3、如权利要求2的延迟电路，其特征在于：该第二延迟电路（a2）后接一附加的峰值滤波器;

4、权利要求2的延迟电路，其特征在于具有下述特征：

具有等于取样周期的延迟（V）的第一、第二和第三延迟级（VS1、VS2、VS3）是级联的;

第一延迟级（VS1）的输入与第一加法器（a3）的第一输入端相连，而第一延迟级（VS1）的输出加至第四加法器（a4）的第一输入端，第四加法器的第二输入端与第三延迟级（VS3）的输入相连，第三延迟级的输出又加至第三加法器（a3）的第二输入端;

第三加法器（a3）的输出加至第一减法器（S1）的被减数输入端，第四加法器（a4）的输出加至第一减法器（S1）的减数输入端，该第一减法器（S1）的输出经过第五乘法器（m5）（它将第一减法器的输出与峰值因子（f）相乘）连到第五加法器（a5）的第一输入，第五加法器的第二输入与第四加法器（a4）的输出相连，而其输出通过第一乘法器（m1）加到第二减法器（S2）的被减数输入端，该第二减法器的减数输入端与电开关（S）的输出相连。

电开关（S）的第一输入与第一延迟级（VS1）的输出相连，第二输入与第二延迟级（VS2）的输出相连;

第二减法器（S2）的输出通过第三乘法器（m3）加至第二加法器（a2）的第一输入端，而电开关（S）的输出加至第二加法器（a2）的第二输入端;

对于在V和1.5V之间设置的总延迟而言，电开关（S）的第一输入必须被连到开关的输出端，而对于大于1.5V到2.0V的总延迟而言，必须把电开关的第二输入端与电开关的输出端相连。

Images