JPS61126812A - デジタル信号用遅延回路 - Google Patents
デジタル信号用遅延回路Info
- Publication number
- JPS61126812A JPS61126812A JP60256474A JP25647485A JPS61126812A JP S61126812 A JPS61126812 A JP S61126812A JP 60256474 A JP60256474 A JP 60256474A JP 25647485 A JP25647485 A JP 25647485A JP S61126812 A JPS61126812 A JP S61126812A
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- Japan
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- output
- adder
- delay
- digital
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Databases & Information Systems (AREA)
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- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、一定周波数のサンプリング信号によりクロ
ックされるアナログ−デジタル変換装置によって帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期・の選択可能な整数値でない倍数だけ遅延され
るデジタル信号用の遅延回路に関する。
ックされるアナログ−デジタル変換装置によって帯域制
限されたアナログ信号から形成され、サンプリング信号
によりクロックされるデジタル回路システムのサンプリ
ング周期・の選択可能な整数値でない倍数だけ遅延され
るデジタル信号用の遅延回路に関する。
［発明の技術的背Ｉ！］
アナログ信号からデジタル信号を生成するアナログ−デ
ジタル変換装置のクロック信号と同一であってもよい一
定周波数のクロック信号の制御下にデジタル信号を処理
するデジタル回路システムにおいては、簡単な手段によ
って実現することのできる最短の可能な遅延はサンプリ
ング周期である。そのようなシステムにおいて、もしも
例えばデジタル信号の挿間のときに必要であるサンプリ
ング周期よりも短い或いはその整数倍でない倍数の遅延
が発生されなければならないならば、デジタル信号は、
もつと短いサンプリング周期の結果としてもつと短い遅
延を得るようにクロック信号の周波数を増加させること
がもしも不可能であるならば、この目的のためにに特別
に設計した遅延回路によって遅延させなければならない
。
ジタル変換装置のクロック信号と同一であってもよい一
定周波数のクロック信号の制御下にデジタル信号を処理
するデジタル回路システムにおいては、簡単な手段によ
って実現することのできる最短の可能な遅延はサンプリ
ング周期である。そのようなシステムにおいて、もしも
例えばデジタル信号の挿間のときに必要であるサンプリ
ング周期よりも短い或いはその整数倍でない倍数の遅延
が発生されなければならないならば、デジタル信号は、
もつと短いサンプリング周期の結果としてもつと短い遅
延を得るようにクロック信号の周波数を増加させること
がもしも不可能であるならば、この目的のためにに特別
に設計した遅延回路によって遅延させなければならない
。
［発明の概要］
したがって、この発明の目的は、一定周波数のクロック
信号によって制■される回路システムのための、サンプ
リング周期の選択可能な整数倍でない倍数に等しい遅延
で生じるようにデジタル信号に影響を与えるデジタル信
号用遅延回路を提供することである。ざらに遅延回路の
振幅−周波数特性および位相−周波数特性の両者は最良
であるべきである。両方の周波数特性の同時の最適化は
例外的にしか成功しないが、用途によっては他の最適化
のための二つの周波数特性のいずれかの最適化を犠牲に
することもこの発明の技術的範囲に含まれるものである
。
信号によって制■される回路システムのための、サンプ
リング周期の選択可能な整数倍でない倍数に等しい遅延
で生じるようにデジタル信号に影響を与えるデジタル信
号用遅延回路を提供することである。ざらに遅延回路の
振幅−周波数特性および位相−周波数特性の両者は最良
であるべきである。両方の周波数特性の同時の最適化は
例外的にしか成功しないが、用途によっては他の最適化
のための二つの周波数特性のいずれかの最適化を犠牲に
することもこの発明の技術的範囲に含まれるものである
。
［実施例］
以下、添附図面を参照に詳細に説明する。
一定周波数のサンプリング信号によりクロックされるア
ナログ−デジタル変換装置（図示せず）によって帯域を
制限されたアナログ信号から形成されたデジタル信号ｄ
ｓは第１のデジタル遅延素子ｖ１に供給され、この遅延
素子ｖ１はサンプリング周期に等しい遅延■を与える。
ナログ−デジタル変換装置（図示せず）によって帯域を
制限されたアナログ信号から形成されたデジタル信号ｄ
ｓは第１のデジタル遅延素子ｖ１に供給され、この遅延
素子ｖ１はサンプリング周期に等しい遅延■を与える。
遅延されたデジタル信号は第１のデジタル遅延素子ｖ１
に後続する第１の乗算器１に供給され、この第１の乗算
器ｍ１にはまたサンプリング周期の倍数値中の１以下の
部分の数値すを与えられる。この１以下の部分の数値ｂ
によってデジタル信号ｄｓが遅延されなければならない
ものである。
に後続する第１の乗算器１に供給され、この第１の乗算
器ｍ１にはまたサンプリング周期の倍数値中の１以下の
部分の数値すを与えられる。この１以下の部分の数値ｂ
によってデジタル信号ｄｓが遅延されなければならない
ものである。
第１のデジタル遅延素子ｖ１および第１の乗算器１は第
１の並列分路を形成する。第２の並列分路には第２の乗
算器Ｉ２が配置され、それは係数１−ｂおよびデジタル
信＠ｄＳを供給される。第１および第２の乗算器１．１
２の出力はそれぞれ第１の加算器ａ１の第１および第２
の入力に接続され、この第１の加算器ａ１の出力はデジ
タルピーキングフィルタｐｆの入力に結合されている。
１の並列分路を形成する。第２の並列分路には第２の乗
算器Ｉ２が配置され、それは係数１−ｂおよびデジタル
信＠ｄＳを供給される。第１および第２の乗算器１．１
２の出力はそれぞれ第１の加算器ａ１の第１および第２
の入力に接続され、この第１の加算器ａ１の出力はデジ
タルピーキングフィルタｐｆの入力に結合されている。
遅延されたデジタル信号ｄｓ′はデジタルピーキングフ
ィルタｐｒの出力に現われ、このデジタルピーキングフ
ィルタｐｆはサンプリング周波数の半分までの周波数範
囲で２個の並列分路および第１の加算器ａ１により形成
された回路の撮幅−周波数特性をできるだけ正確に補償
する。この回路の撮幅−周波数特性はサンプリング周波
数の半分の周波数においてゼロである。
ィルタｐｒの出力に現われ、このデジタルピーキングフ
ィルタｐｆはサンプリング周波数の半分までの周波数範
囲で２個の並列分路および第１の加算器ａ１により形成
された回路の撮幅−周波数特性をできるだけ正確に補償
する。この回路の撮幅−周波数特性はサンプリング周波
数の半分の周波数においてゼロである。
第１図の遅延回路は、整数でない倍数の１より小さい部
分すの異なった数値に対して異なった位相−周波数特性
を有する。これは用途によつ９ては好ましくない。
分すの異なった数値に対して異なった位相−周波数特性
を有する。これは用途によつ９ては好ましくない。
それ故、第２図のブロック図は改良した遅延回路の１実
施例を示している。第１図の装置はｂ＝０．５が使用さ
れ、デジタルご−キングフィルタｐｆに後続して第３の
乗算器ｍ３が配置され、ｄで示したサンプリング周期の
選択された部分が第２の入力信号としてそれに供給され
る。第２図の装置のこの並列分路に関して全体の装置の
入力側からみて別の並列分路が設けられ、それは第２の
遅延素子■２および第４の乗算器ｍ４を備え、この第２
の遅延素子ｖ２は、ｂ＝０．５の場合第１図の遅延回路
の全遅延の次に小さいまたは次に大きいものであるサン
プリング周期の整数倍に等しい遅延■−を与える。また
第４の乗算器−４はその入力の一つが第２の遅延素子ｖ
２の出力に接続され、−万能の入力は係数１−ｄを与え
られる。第３および第４の乗算器ｉ３． ｍ４の出力は
それぞれ第２の加算器ａ２の第１および第２の入力に接
続され、この第２の加算器ａ２は遅延されたデジタル信
号ｄｓ−を出力する。必要であれば第２の加算器ａ２に
続いて別のピーキングフィルタを設けてもよい。
施例を示している。第１図の装置はｂ＝０．５が使用さ
れ、デジタルご−キングフィルタｐｆに後続して第３の
乗算器ｍ３が配置され、ｄで示したサンプリング周期の
選択された部分が第２の入力信号としてそれに供給され
る。第２図の装置のこの並列分路に関して全体の装置の
入力側からみて別の並列分路が設けられ、それは第２の
遅延素子■２および第４の乗算器ｍ４を備え、この第２
の遅延素子ｖ２は、ｂ＝０．５の場合第１図の遅延回路
の全遅延の次に小さいまたは次に大きいものであるサン
プリング周期の整数倍に等しい遅延■−を与える。また
第４の乗算器−４はその入力の一つが第２の遅延素子ｖ
２の出力に接続され、−万能の入力は係数１−ｄを与え
られる。第３および第４の乗算器ｉ３． ｍ４の出力は
それぞれ第２の加算器ａ２の第１および第２の入力に接
続され、この第２の加算器ａ２は遅延されたデジタル信
号ｄｓ−を出力する。必要であれば第２の加算器ａ２に
続いて別のピーキングフィルタを設けてもよい。
第３図は、次の伝達関数Ｈ（Ｚ）を有する簡単なピーキ
ングフィルタに対する第２図の装置の実施例を示してい
る。
ングフィルタに対する第２図の装置の実施例を示してい
る。
Ｈ（ｚ）−ｆ＋ （１−２ｆ）ｚ′１ ＋ｆｚ″２ここ
で、２はよく知られているように複素数周波数変数であ
る。第３図においてそれぞれ遅延■を生じる第１、第２
、第３の遅延段ｖｓｌ 、 ｖｓ２ 。
で、２はよく知られているように複素数周波数変数であ
る。第３図においてそれぞれ遅延■を生じる第１、第２
、第３の遅延段ｖｓｌ 、 ｖｓ２ 。
ｖｓ３は縦続接続され、第１の遅延段ｖｓ１の入力はデ
ジタル信号ｄｓを与えられる。この信号はまた第３の加
算器ａ３の第１の入力にも供給され、第１の遅延段Ｖ振
幅の出力は第４の加算器ａ４の第１の入力に供給され、
この第４の加算器ａ４の第２の入力は第３の遅延段ｖｓ
３の入力に接続されている。第３の遅延段ｖｓ３の出力
は第３の加算器ａ３の第２の入力に結合されている。第
３の加算器ａ３の出力は第１の減算器Ｓ１の被減数入力
に接続され、第４の加算器ａ４の出力は第１の減算器Ｓ
１の減数入力に接続され、第１の減算器Ｓ１の出力はピ
ーキング係数ｆのだめの第５の乗陣器１５を通って第５
の加算器ａ５の第１の入力に結合され、この第５の加算
器ａ５の第２の入力は第４の加算器ａ４の出力に接続さ
れている。第５の加算器ａ５の出力は第１の乗算器１を
通って第２の減算器≦２の被減数入力に接続され、この
第２の減算器Ｓ２の減数入力は電子スイッチＳの出力に
接続されている。この電子スイッチＳの第１の入力は第
１の遅延段ｖｓ１の出力に接続され、第２の入力は第２
の遅延段ｖｓ２の出力に接続されている。第２の減算器
Ｓ２の出力は第３の乗算器ｍ３を通って第２の加算器ａ
２の第１の入力に結合され、電子スイッチＳの出力はこ
の加算器ａ２の第２の入力に結合されている。■と１．
５ｖの間の回路遅延に対しては電子スイッチＳの第１の
入力がこのスイッチの出力に接続されなければならず、
１．５Ｖから２Ｖまでの回路遅延に対しては電子スイッ
チＳの第２の入力がその出力に接続されなければならな
い。
ジタル信号ｄｓを与えられる。この信号はまた第３の加
算器ａ３の第１の入力にも供給され、第１の遅延段Ｖ振
幅の出力は第４の加算器ａ４の第１の入力に供給され、
この第４の加算器ａ４の第２の入力は第３の遅延段ｖｓ
３の入力に接続されている。第３の遅延段ｖｓ３の出力
は第３の加算器ａ３の第２の入力に結合されている。第
３の加算器ａ３の出力は第１の減算器Ｓ１の被減数入力
に接続され、第４の加算器ａ４の出力は第１の減算器Ｓ
１の減数入力に接続され、第１の減算器Ｓ１の出力はピ
ーキング係数ｆのだめの第５の乗陣器１５を通って第５
の加算器ａ５の第１の入力に結合され、この第５の加算
器ａ５の第２の入力は第４の加算器ａ４の出力に接続さ
れている。第５の加算器ａ５の出力は第１の乗算器１を
通って第２の減算器≦２の被減数入力に接続され、この
第２の減算器Ｓ２の減数入力は電子スイッチＳの出力に
接続されている。この電子スイッチＳの第１の入力は第
１の遅延段ｖｓ１の出力に接続され、第２の入力は第２
の遅延段ｖｓ２の出力に接続されている。第２の減算器
Ｓ２の出力は第３の乗算器ｍ３を通って第２の加算器ａ
２の第１の入力に結合され、電子スイッチＳの出力はこ
の加算器ａ２の第２の入力に結合されている。■と１．
５ｖの間の回路遅延に対しては電子スイッチＳの第１の
入力がこのスイッチの出力に接続されなければならず、
１．５Ｖから２Ｖまでの回路遅延に対しては電子スイッ
チＳの第２の入力がその出力に接続されなければならな
い。
第１の乗算器ｍ１の出力における伝達関数は次のとおり
である。
である。
Ｈ−（ｚ）＝ｆ＋（ｚ−Ｌ＋ｚ’） （１−ｆ）＋ｚ
’ｆ 第３図の特定の実施例において必要な回路の量は最小の
ものに減少されていることが認められる。
’ｆ 第３図の特定の実施例において必要な回路の量は最小の
ものに減少されていることが認められる。
すなわち、第２図の回路のいくつかのものの機能は他の
回路によって実行される。
回路によって実行される。
図において個々の回路の間の相互接続線は簡単にするた
めに線で表わされている。しかし相互接続線は通常は並
列信号処理が行われるためバスである。この場合には個
々の回路はそのような並列信号処理に適した、並列加算
器、並列乗算器等の回路である。
めに線で表わされている。しかし相互接続線は通常は並
列信号処理が行われるためバスである。この場合には個
々の回路はそのような並列信号処理に適した、並列加算
器、並列乗算器等の回路である。
この発明による遅延回路は集積回路技術を使用して容易
に形成することができ、もつと大きな集積回路の一部分
を形成することが望ましい。信号はデジタル的に処理さ
れるから、絶縁ゲート電界効果トランジスタ回路すなわ
ちＭＯ８技術による構成が特に有利である。しかし、他
の集積回路技術を使用することも可能である。
に形成することができ、もつと大きな集積回路の一部分
を形成することが望ましい。信号はデジタル的に処理さ
れるから、絶縁ゲート電界効果トランジスタ回路すなわ
ちＭＯ８技術による構成が特に有利である。しかし、他
の集積回路技術を使用することも可能である。
第１図はこの発明の１実施例の回路のブロック図であり
、第２図はこの発明の別の改良された実施例の回路のブ
ロック図であり、第３図は第２図の回路の特別の実施例
のブロック図である。 ｖｌ、 ｖ２． ｖ３−・・デジタル遅延素子、ｍｌ、
ｉ２． ｍ３−・・乗算器、ａ１〜ａ５・・・加算器
、ｓｌ、 ｓ２・・・減算器、ｐｆ・・・デジタルピー
キングフィルタ。
、第２図はこの発明の別の改良された実施例の回路のブ
ロック図であり、第３図は第２図の回路の特別の実施例
のブロック図である。 ｖｌ、 ｖ２． ｖ３−・・デジタル遅延素子、ｍｌ、
ｉ２． ｍ３−・・乗算器、ａ１〜ａ５・・・加算器
、ｓｌ、 ｓ２・・・減算器、ｐｆ・・・デジタルピー
キングフィルタ。
Claims (4)
- （１）一定周波数のサンプリング信号によりクロックさ
れるアナログ−デジタル変換装置によつて帯域制限され
たアナログ信号から形成され、サンプリング信号により
クロックされるデジタル回路システムのサンプリング周
期の選択可能な整数値でない倍数だけ遅延されるデジタ
ル信号用の遅延回路において、 第１の並列分路に配置されたサンプリング周期に等しい
遅延を与える第１のデジタル遅延素子および、それに後
続する整数でない倍数の１以下の部分（ｂ）の乗算を行
なう第１の乗算器と、第２の並列分路に挿入された係数
（１−ｂ）の第２の乗算器と、 第１および第２の入力がそれぞれ第１および第２の並列
分路の出力に接続された第１の加算器と、それに後続す
るサンプリング信号によりクロックされ前記２個の並列
分路および前記第１の加算器によつて形成される回路の
振幅−周波数特性をサンプリング周波数の半分までの周
波数範囲において可能な限り補償するデジタルピーキン
グフィルタとを具備していることを特徴とするデジタル
信号用の遅延回路。 - （２）前記１以下の部分（ｂ）が０．５であり、前記デ
ジタルピーキングフィルタに後続して整数でない倍数の
１以下の部分（ｄ）の乗算を行なう第３の乗算器が配置
され、その出力は第２の加算器の第１の入力に結合され
、２個の並列分路の入力は第２のデジタル遅延素子の入
力に接続され、この第２のデジタル遅延素子はｂ＝０．
５であれば前記遅延回路の全体の遅延の値の直ぐ上また
はすぐ下のサンプリング周期の整数倍の数値に等しい遅
延を与え、第２のデジタル遅延素子に後続して乗数（１
−ｄ）の第４の乗算器が設けられていることを特徴とす
る特許請求の範囲第１項記載の遅延回路。 - （３）前記第２の加算器に後続して別のピーキングフィ
ルタが配置されていることを特徴とする特許請求の範囲
第２項記載の遅延回路。 - （４）縦続接続されたそれぞれサンプリング周期に等し
い遅延を有する第１、第２および第３の遅延段を具備し
、第１の遅延段の入力は第１の加算器の第１の入力に接
続され、第１の遅延段の出力は第４の加算器の第１の入
力に結合され、この第４の加算器の第２の入力は第３の
遅延段の入力に接続され、第３の遅延段の出力は第３の
加算器の第２の入力に結合され、第３の加算器の出力は
第１の減算器の被減数入力に、また第４の加算器の出力
は第１の減算器の減数入力に結合され、この第１の減算
器の出力はピーキング係数ｆの第５の乗算器を介して第
５の加算器の第１の入力に接続され、この第５の加算器
の第２の入力は第４の加算器の出力に接続され、第５の
加算器の出力は第１の乗算器を通って第２の減算器の被
減数入力に接続され、この第２の減算器の減数入力は電
子スイッチの出力に接続され、電子スイッチの第１の入
力は第１の遅延段の出力に、第２の入力は第２の遅延段
の出力に接続され、第２の減算器の出力は第３の乗算器
を通って第２の加算器の第１の入力に結合され、電子ス
イッチの出力は第２の加算器の第２の入力に結合され、
Ｖと１．５Ｖの間の装置の全体の遅延に対しては電子ス
イッチの第１の入力がそのスイッチの出力に接続され、
１．５Ｖ以上２Ｖまでの全体の遅延に対しては電子スイ
ッチの第２の入力がそのスイッチの出力に接続されるこ
とを特徴とする特許請求の範囲第２項記載の遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84113894.4 | 1984-11-16 | ||
| EP84113894A EP0181953B1 (de) | 1984-11-16 | 1984-11-16 | Interpolator für Digitalsignale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126812A true JPS61126812A (ja) | 1986-06-14 |
| JPH0656942B2 JPH0656942B2 (ja) | 1994-07-27 |
Family
ID=8192289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256474A Expired - Lifetime JPH0656942B2 (ja) | 1984-11-16 | 1985-11-15 | デジタル信号用遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4760542A (ja) |
| EP (1) | EP0181953B1 (ja) |
| JP (1) | JPH0656942B2 (ja) |
| CN (1) | CN85107301A (ja) |
| DE (1) | DE3484314D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592810B2 (ja) * | 1986-09-30 | 1997-03-19 | 株式会社東芝 | サンプルレート変換回路 |
| EP0268876B1 (de) * | 1986-11-12 | 1991-10-16 | Siemens Aktiengesellschaft | Mehrdimensionale (k-dimensionales) Digitalfilter, das Addierer, Multiplizierer und Schiebeglieder enthält |
| US4823298A (en) * | 1987-05-11 | 1989-04-18 | Rca Licensing Corporation | Circuitry for approximating the control signal for a BTSC spectral expander |
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| US5033018A (en) * | 1989-04-26 | 1991-07-16 | Hewlett-Packard Company | Filter and method for whitening digitally generated noise |
| US5041998A (en) * | 1989-11-30 | 1991-08-20 | The Grass Valley Group Inc. | Digital video mixer |
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| TW221083B (ja) * | 1992-06-26 | 1994-02-11 | Philips Nv | |
| JP2526532B2 (ja) * | 1992-10-14 | 1996-08-21 | 日本プレシジョン・サーキッツ株式会社 | 画像処理用デジタルフィルタ |
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| EP0847015A1 (de) * | 1996-12-05 | 1998-06-10 | Micronas Intermetall GmbH | Digitale Filterkombination zur Interpolation |
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