JP3045079B2 - ディジタルフィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、波形等化器等に用
いられるディジタルフィルタに関し、積分器のテストを
行うテスト回路を備えたディジタルフィルタに関する。

【０００２】

【従来の技術】従来、信号伝送時の当該信号の劣化を補
正する技術として、入力信号から信号の劣化の度合いを
判定し、自動的に適当な係数を設定しフィルタ処理を行
うことにより信号劣化を補正する自動波形等化と呼ばれ
る技術がある。この種の波形等化の技術はＱＡＭ（Ｑｕ
ａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａ
ｔｉｏｎ）等の多値ディジタル変復調技術において、安
定した復調信号を得るために必須な技術となっている。

【０００３】自動波形等化技術では、入力信号からフィ
ルタ処理に必要な係数を生成する必要がある。この係数
を生成する手段として、いくつかの手法が提案されてい
る。その非常に一般的な手法として、誤差信号を積分す
る事で係数を生成する手法がある。この種の技術として
は、例えば、文献「Ａｌ００ＭＨｚ， ５ＭＢａｕｄＱ
ＡＭ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ Ｅｑｕａ
ｌｉｚｅｒ ｆｏｒＤｉｇｉｔａＩ Ｔｅｌｅｖｉｓｉ
ｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ」（Ｒ．Ｂ．Ｊｏｓｈ
ｉ他、Ｐｒｏｃ． ｏｆ １９９４ ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ， ｐ５２、ｐ５
３、ｐ２５５）に記載された技術がある。また、上記係
数の生成を回路で実現するには、誤差信号の符号のみを
カウンターで積分する手法をとる場合も多い。

【０００４】図９は、ＱＡＭにおける波形等化器の構成
を示すブロック図である。図９において、入力端子３１
ａから入力された同相信号成分Ｉは、加算器３３ａ、３
３ｂによって、トランスバーサルフィルタ３０ａを介し
てフィードバックされた同相信号成分Ｄｉｉ及びトラン
スバーサルフィルタ３０ｂを介してフィードバックされ
た直交信号成分Ｄｉｑと加算され、出力端子３２ａより
波形等化済み信号Ｄｉとして出力される。また、波形等
化済み信号Ｄｉは、トランスバーサルフィルタ３０ａ及
び３０ｃにフィードバックされる。

【０００５】同様に、入力端子３１ｂから入力された直
交信号成分Ｑは、加算器３３ｃ、３３ｄによって、トラ
ンスバーサルフィルタ３０ｃを介してフィードバックさ
れた同相信号成分Ｄｑｉ及びトランスバーサルフィルタ
３０ｄを介してフィードバックされた直交信号成分Ｄｑ
ｑと加算され、出力端子３２ｂより波形等化済み信号Ｄ
ｑとして出力される。また、波形等化済み信号Ｄｑは、
トランスバーサルフィルタ３０ｂ及び３０ｄにフィード
バックされる。

【０００６】誤差検出回路３４ａは、波形等化済み信号
Ｄｉから誤差信号Ｅｉを抽出してトランスバーサルフィ
ルタ３０ａ、３０ｃに供給する。誤差検出回路３４ｂ
は、波形等化済み信号Ｄｑから誤差信号Ｅｑを抽出して
トランスバーサルフィルタ３０ｂ、３０ｄに供給する。

【０００７】以上のように、ＱＡＭ信号は、同相成分と
直交成分の２つの信号成分を持つ。このため、波形等化
器は、図９に示すように２次元の構成をとる。

【０００８】図１０は、図９の波形等化器を構成するト
ランスバーサルフィルタの構成を示すブロック図であ
る。図に示す例では、簡単のためタップ数を３つとして
いる。入力データは、データ入力端子１１０からＤＦＦ
８０を介して各タップの乗算器５１〜５３の被乗算入力
に入力される。誤算信号は、誤差データ入力端子１６０
からＤＦＦ１７０を介して各タップのカウンタ４１〜４
３に入力されて積分される。

【０００９】カウンタ４１〜４３の出力は、係数として
乗算器５１〜５３の乗算入力に入力され入力信号と乗算
される。乗算器５１〜５３の出力は、加算器６１〜６３
により、前タップからの入力信号と加算され、単位遅延
を実現するためのＤＦＦ７１〜７３によって遅延され、
次のタップもしくは出力端子１５０に出力される。

【００１０】ここで、係数はタップ毎に更新する必要が
あるが、信号処理レートが５ＭＨｚ〜４０ＭＨｚと高速
であるため、処理速度の問題からタップ毎にカウンタを
持つことが必要となる。上述のように、ＱＡＭは２次元
フィルタであり、１タップに１次元フィルタの４タップ
分の回路が必要であり、カウンタも同様である。よっ
て、図９の構成例でも３タップ×４＝１２個のカウンタ
が必要となる。

【００１１】ところで、図９のような波形等化器をＬＳ
Ｉ化する場合の問題の一つとして、構成要素である多数
のカウンタのテストの問題がある。故障検出率の改善の
ためにはカウンタ出力の可視化が最も有効であるが、従
来の手法として、これをテストバスを用いて実現する手
法がある。従来のディジタルフィルタ用テスト回路の構
成を図１１に示す。

【００１２】この図は図１０に示すトランスバーサルフ
ィルタにカウンタ出力を外部に取り出すためのテスト回
路としてテスト制御回路１０、３−ｓｔａｔｅバッファ
３１〜３３、テスト制御用入力端子１００、テストバス
１３１、及び出力端子１３０を付加したものである。図
１１において、カウンタ４１〜４３の出力はそれぞれ３
−ｓｔａｔｅバッファ３１〜３３の入力に接続され、テ
スト制御回路１０からの制御信号Ｇ１〜Ｇ３によって制
御されている。

【００１３】上記従来の波形等化器におけるディジタル
フィルタ用テスト回路の動作を図１２のタイミングチャ
ートを参照して説明する。カウンタ４１の出力をテスト
する場合は、テスト制御端子１００から入力された制御
信号により、制御信号Ｇ１を“ｅｎａｂｌｅ”、Ｇ２、
Ｇ３を“ｄｉｓａｂｌｅ”にすることで、３−ｓｔａｔ
ｅバッファ３１をＯＮにし、３−ｓｔａｔｅバッファ３
２、３３をＯＦＦにする。これにより、カウンタ４１の
出力がテストバス１３１を介してテスト出力端子１３０
から出力される。同様に、カウンタ４２をテストする場
合は、制御信号Ｇ２を“ｅｎａｂｌｅ”、Ｇ１、Ｇ３を
“ｄｉｓａｂｌｅ”にすることにより、３−ｓｔａｔｅ
バッファ３２をＯＮにし、３−ｓｔａｔｅバッファ３
１、３３をＯＦＦにする。これにより、カウンタ４２の
出力がテストバス１３１を介してテスト出力端子１３０
から出力される。このようにしてカウンタ４１〜４３を
個別にテストすることができる。

【００１４】

【発明が解決しようとする課題】上述した従来の波形等
化器におけるディジタルフィルタ用テスト回路は、第１
の問題点として、回路構成にテストバスを使用する場
合、当該テストバスがＬＳＩの集積度の向上を妨げると
いう問題点があった。その理由は、近年のＬＳＩ製造プ
ロセスにおいては素子数の増大よりも配線数及び配線長
の増大の方がＬＳＩの集積度に与える影響が大きいから
であり、上記のようにテストバスを設ける場合、レイア
ウト時に各タップから共通に接続されるカウンタの出力
ビット数と同じ幅をもった配線が必要となるからであ
る。

【００１５】また第２の問題点として、テストバスの使
用は高速テストを妨げるという問題点があった。その理
由は、テストすべきカウンタが多数になるためテストバ
スの長さが長くなり、また多数の３−ｓｔａｔｅバッフ
ァに接続されるためドライブしなければならない負荷が
非常に大きくなるため、バスを高速でドライブすること
が困難となり、ＱＡＭのシステムのように高速でのリア
ルタイム処理に適さないからである。

【００１６】本発明の目的は、チップ面積を増大させず
にディジタルフィルタの各タップにおける積分器、例え
ばカウンタのテストを容易に行うことのできるテスト回
路を搭載したディジタルフィルタを提供することにあ
る。

【００１７】また本発明の他の目的は、従来の手法では
困難であった実動作速度でのテストを容易にし、ＬＳＩ
の信頼性を向上させることのできるテスト回路を搭載し
たディジタルフィルタを提供することにある。

【００１８】

【課題を解決するための手段】上記の目的を達成する本
発明は、ディジタル変復調技術等で使用される波形等化
器等に用いられるディジタルフィルタのうち、係数を発
生する積分器と、前段からの入力信号に対し単位遅延を
与えると同時に該単位遅延の与えられた信号を次段に出
力する遅延回路と、該遅延回路の出力信号と前記積分器
の発生する係数との乗算を行う乗算器とをそれぞれ備え
るｎ個のタップをカスケード接続して構成され、前記各
タップの出力を加算する複数個の加算器を備えるトラン
スバーサル型のディジタルフィルタにおいて、前記ｎ個
のタップの各々が、前記遅延回路と前記乗算器との間に
位置し、所定の１つのタップの積分器の出力をそのまま
取り出すと共に、他のタップの出力を“０”とするテス
ト手段を備えることを特徴とする。

【００１９】請求項２の本発明のディジタルフィルタ
は、前記テスト手段が、制御信号に応じて前記乗算器の
入力信号を所定の値に固定するゲート回路と、前記ゲー
ト回路を制御するための制御信号を保存する一つもしく
は複数個のレジスタとを備え、前記複数個のレジスタ
は、直列に接続され、共通のクロックで制御されるシフ
トレジスタ構成をとることを特徴とする。

【００２０】請求項３の本発明のディジタルフィルタ
は、前記積分器がカウンタであり、該カウンタのリセッ
ト信号を前記レジスタから供給することを特徴とする。

【００２１】また、上記目的を達成する他の本発明は、
ディジタル変復調技術等で使用される波形等化器等に用
いられるディジタルフィルタのうち、係数を発生する積
分器と、入力信号と前記積分器の発生する係数との乗算
を行う乗算器と、該乗算器の出力信号と前段からの入力
信号とを加算する加算器と、該加算器の信号に対し単位
遅延を与える遅延回路とをそれぞれ備えるｎ個のタップ
をカスケード接続して構成されたトランスバーサル型の
ディジタルフイルタフイルタにおいて、前記ｎ個のタッ
プの各々が、前記入力信号と前記乗算器との間に位置
し、所定の１つのタップの積分器の出力をそのまま取り
出すと共に、他のタップの出力を“０”とするテスト手
段を備えることを特徴とする。

【００２２】請求項５の本発明のディジタルフィルタ
は、前記テスト手段が、前記ｎ個のタップの各々が、制
御信号に応じて前記乗算器の入力信号を所定の値に固定
するゲート回路と、前記ゲート回路を制御するための制
御信号を保存する一つもしくは複数個のレジスタとを、
前記入力信号と前記乗算器との間に挿入して備え、前記
複数個のレジスタは、直列に接続され、共通のクロック
で制御されるシフトレジスタ構成をとることを特徴とす
る。

【００２３】請求項６の本発明のディジタルフィルタ
は、前記積分器がカウンタであり、該カウンタのリセッ
ト信号を前記レジスタから供給することを特徴とする。

【００２４】

【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。

【００２５】図１は、本発明の第１実施例によるディジ
タルフィルタ用テスト回路を搭載したトランスバーサル
フィルタの構成を示すブロック図である。

【００２６】図示のように、ｎ個のタップをカスケード
接続した本実施例のディジタルトランスバーサルフィル
タ３００は、ｎ個のタップ２０１〜２０ｎがそれぞれ、
前段のタップを介して入力した入力データを単位遅延だ
け遅延させると共に次段のタップに出力する遅延回路３
５１〜３５ｎと、係数を発生する積分器４０１〜４０ｎ
と、積分器４０１〜４０ｎの生成した係数と入力データ
との乗算を行う乗算器５１〜５ｎと、各タップ２０１〜
２０ｎの出力を加算する加算機６２〜６ｎとを備える。

【００２７】タップ２０１への入力データは、データ入
力端子１１０から入力され、積分器４０１〜４０ｎに入
力される誤差データは、誤差データ入力端子１６０から
遅延回路３７０を介して入力される。また、タップ２０
１〜２０ｎの出力は、加算器６２〜６ｎによって加算さ
れ、最終的なトランスバーサルフィルタ３００の出力と
して出力端子１５０を介して出力される。

【００２８】さらに、本実施例のディジタルフィルタ３
００は、タップ２０１〜２０ｎの各々について、データ
入力端子１１０と乗算器５１〜５ｎの間に挿入され入力
データをそのまま出力するばかりでなく制御信号に応じ
て任意のデータに固定することもできるゲート回路２２
１〜２２ｎと、ゲート回路２２１〜２２ｎを制御する制
御信号を保存するレジスタ２１１〜２１ｎとを備える。

【００２９】そして、積分器４０１〜４０ｎのテストを
行う場合、レジスタ２１１〜２１ｎが、制御データ端子
４１０から入力される制御信号を、制御クロック入力端
子４２０から入力される制御クロックに同期してレジス
タ２１１から２１２、２１２から２１３へとシフトさせ
るシフトレジスタ構成をとる。これにより、図１１に示
した従来技術のように、積分器４０１〜４０ｎの出力を
テストバスを用いて専用の端子から取り出す構成を必要
としない。

【００３０】次に、本実施例の動作について、図２のタ
イミングチャートを参照して説明する。

【００３１】積分器４０１〜４０ｎをテストする場合、
まず、レジスタ２１１〜２１ｎが全て“ｄｉｓａｂｌ
ｅ”であるとすると、レジスタ２１１は、制御クロック
入力端子４２０から入力されるクロックＳＣの立ち上が
りに同期して“ｅｎａｂｌｅ”信号を取り込み、制御信
号Ａ１を“ｅｎａｂｌｅ”する。これにより、タップ２
０１がテストイネーブル状態になる。ここでゲート回路
２２１から出力される信号Ｂ１が、例えば“１”に固定
されるとすると、積分器４０１の出力Ｃ１は乗算器５１
により“１”倍されてＤ１＝Ｃ１となり、そのまま出力
される。このとき、他のタップ２０２〜２０ｎにおいて
は、レジスタ２１２〜２１ｎが信号をシフトし、制御信
号Ａ２〜Ａｎは“ｄｉｓａｂｌｅ”となる。そして、ゲ
ート回路２２２〜２２ｎの出力が“０”に固定されるた
め、乗算器５１〜５ｎの出力Ｄ２〜Ｄｎは全て“０”と
なる。したがって、加算器６２〜６ｎでは、タップ２０
１の出力と“１”と他のタップ２０２〜２０ｎの出力
“０”との加算が行われ、タップ２０１の出力が遅延す
ることなく出力端子１５０から出力される。

【００３２】次に、図３及び図４を参照して本実施例の
さらに具体的な構成例と動作例を説明する。

【００３３】図３を参照すると、トランスバーサルフィ
ルタ３０１は、簡単のためタップ数を３とし、積分器４
０１〜４０３をカウンタ４１〜４３で構成し、テスト制
御信号ＳＤ及びテスト制御クロックＳＣを供給するテス
ト制御回路２３０とテスト制御回路２３０を制御するた
めの制御信号を入力する入力端子１００とを備え、カウ
ンタ４１〜４３のリセット信号をシフトレジスタ２１１
〜２１３から供給している。

【００３４】図４のタイミングチャートを参照すると、
上記のように構成されたトランスバーサルフィルタ３０
１において、テスト制御回路２３０の発生するテスト制
御信号ＳＤは、やはりテスト制御回路２３０の発生する
テスト制御クロックＳＣの立ち上がりでレジスタ２１１
に取り込まれ、ゲート回路２２１の出力を“１”に固定
する（ｆｉｘ１）と共に、カウンタ４１にリセットをか
けてカウントを開始させる。

【００３５】乗算器５１の出力Ｄ１は、ゲート回路２２
１の出力Ｂ１とカウンタ４１の出力Ｃ１との積になるた
め、Ｄ１＝Ｂ１＊Ｃ１＝１＊Ｃ１＝Ｃ１となり、カウン
タ４１の出力がそのまま出力Ｄ１となる。

【００３６】このとき、他のゲート回路２１２、２１３
は“０”に固定されているため、上記と同様の演算によ
り、乗算器５２、５３の出力Ｄ２、Ｄ３は、カウンタ４
２、４３の出力Ｃ２、Ｃ３の値に関係なく“０”とな
る。このため、加算器６２は乗算器５１の出力Ｄ１を、
加算器６３は加算器６２の出力をそのまま出力する。こ
のようにして、カウンタ４１の出力は、ＤＦＦ９０を介
して出力端子１５０よりフィルタ３０１の外部に出力さ
れる。

【００３７】テスト制御クロックＳＣの次の立ち上がり
で、レジスタ２１１の出力信号Ａ１は、レジスタ２１２
に取り込まれてゲート回路２２２を“１”に固定し、カ
ウンタ４２にリセットをかけてカウントを開始させる。

【００３８】乗算器５２の出力Ｄ２は、ゲート回路２２
２の出力Ｂ２とカウンタ４２の出力Ｃ２との積になるた
め、Ｄ２＝Ｂ２＊Ｃ２＝１＊Ｃ２＝Ｃ２となり、カウン
タ４２の出力がそのまま出力Ｄ２となる。

【００３９】このとき、レジスタ２１１には、次の制御
データ（ｆｉｘ０）が取り込まれ、ゲート回路２２１を
“０”に固定する。このため、乗算器５１の出力も
“０”になる。したがって、加算器６２の出力はＤ２の
値がそのまま出力される。

【００４０】以上のようにして、テスト制御クロックＳ
Ｃに同期してゲート回路の出力を“１”に固定するレジ
スタを次々とシフトしてゆき、各カウンタの出力を順次
フィルタ外部に出力することができる。

【００４１】図５は、本発明の第２実施例によるディジ
タルフィルタ用テスト回路を搭載したトランスバーサル
フィルタの構成を示すブロック図である。

【００４２】図示のように、ｎ個のタップをカスケード
接続した本実施例のディジタルトランスバーサルフィル
タ３０２は、ｎ個のタップ２６１〜２６ｎがそれぞれ、
係数を発生する積分器４０１〜４０ｎと、積分器４０１
〜４０ｎの生成した係数と入力データとの乗算を行う乗
算器５１〜５ｎと、前段のタップから送られたデータと
乗算器５１〜５ｎの出力するデータとを加算する加算器
６２〜６ｎと、加算器６２〜６ｎの出力を単位時間遅延
させる遅延回路３７１〜３７ｎを備える。

【００４３】タップ２６１への入力データは、データ入
力端子１１０から遅延回路３８０を介して入力され、積
分器４０１〜４０ｎに入力される誤差データは、誤差デ
ータ入力端子１６０から遅延回路３７０を介して入力さ
れる。また、タップ２６ｎの出力は、最終的なトランス
バーサルフィルタ３０２の出力として出力端子１５０を
介して出力される。

【００４４】さらに、本実施例のディジタルフィルタ３
０２は、タップ２６１〜２６ｎの各々について、データ
入力端子１１０と乗算器５１〜５ｎの間に挿入され入力
データをそのまま出力するばかりでなく制御信号に応じ
て任意のデータに固定することもできるゲート回路２２
１〜２２ｎと、ゲート回路２２１〜２２ｎを制御する制
御信号を保存するレジスタ２１１〜２１ｎとを備える。

【００４５】そして、積分器４０１〜４０ｎのテストを
行う場合、レジスタ２１１〜２１ｎが、制御データ端子
４１０から入力される制御信号を、制御クロック入力端
子４２０から入力される制御クロックに同期してレジス
タ２１１から２１２、２１２から２１３へとシフトさせ
るシフトレジスタ構成をとる。これにより、図１１に示
した従来技術のように、積分器４０１〜４０ｎの出力を
テストバスを用いて専用の端子から取り出す構成を必要
としない。

【００４６】次に、本実施例の動作について、図６のタ
イミングチャートを参照して説明する。

【００４７】積分器４０１〜４０ｎをテストする場合、
まず、レジスタ２１１〜２１ｎが全て“ｄｉｓａｂｌ
ｅ”であるとすると、レジスタ２１１は、制御クロック
入力端子４２０から入力されるクロックＳＣの立ち上が
りに同期して“ｅｎａｂｌｅ”信号を取り込み、制御信
号Ａ１を“ｅｎａｂｌｅ”する。これにより、タップ２
０１がテストイネーブル状態になる。ここでゲート回路
２２１から出力される信号Ｂ１が、例えば“１”に固定
されるとすると、積分器４０１の出力Ｃ１は乗算器５１
により“１”倍されてＤ１＝Ｃ１となり、遅延回路３７
１で遅延されてそのまま出力される。このとき、他のタ
ップ２６２〜２６ｎにおいては、レジスタ２１２〜２１
ｎが信号をシフトし、制御信号Ａ２〜Ａｎは“ｄｉｓａ
ｂｌｅ”となる。そして、ゲート回路２２２〜２２ｎの
出力が“０”に固定されるため、乗算器５１〜５ｎの出
力Ｄ２〜Ｄｎは全て“０”となる。したがって、加算器
６２においては遅延回路３７１によって遅延されたタッ
プ２６１の出力“１”が、乗算器５２の出力“０”と加
算された後、遅延回路３７２によって遅延されてタップ
２６２に出力される。同様にしてデータは次々に遅延さ
れ、タップ２６１の出力が（ｎ−１）クロック遅れて出
力端子１５０から出力される。

【００４８】次に、図７及び図８を参照して本実施例の
さらに具体的な構成例と動作例を説明する。

【００４９】図７を参照すると、トランスバーサルフィ
ルタ３０３は、簡単のためタップ数を３とし、積分器４
０１〜４０３をカウンタ４１〜４３で構成し、テスト制
御信号ＳＤ及びテスト制御クロックＳＣを供給するテス
ト制御回路２３０とテスト制御回路２３０を制御するた
めの制御信号を入力する入力端子１００とを備え、カウ
ンタ４１〜４３のリセット信号をシフトレジスタ２１１
〜２１３から供給している。

【００５０】図８のタイミングチャートを参照すると、
上記のように構成されたトランスバーサルフィルタ３０
３において、テスト制御回路２３０の発生するテスト制
御信号ＳＤは、やはりテスト制御回路２３０の発生する
テスト制御クロックＳＣの立ち上がりでレジスタ２１１
に取り込まれ、ゲート回路２２１の出力を“１”に固定
する（ｆｉｘ１）と共に、カウンタ４１にリセットをか
けてカウントを開始させる。

【００５１】乗算器５１の出力Ｄ１は、ゲート回路２２
１の出力Ｂ１とカウンタ４１の出力Ｃ１との積になるた
め、Ｄ１＝Ｂ１＊Ｃ１＝１＊Ｃ１＝Ｃ１となり、カウン
タ４１の出力がそのまま出力Ｄ１となり、クロックＣＫ
の１クロック分遅れてＤＦＦ７１の出力Ｅ１となる。

【００５２】このとき、他のゲート回路２１２、２１３
は“０”に固定されているため、上述と同様の演算によ
り、乗算器５２、５３の出力Ｄ２、Ｄ３はカウンタ４
２、４３の出力Ｃ２、Ｃ３の値に関係なく“０”とな
る。このため、加算器６２はＤＦＦ７１の出力Ｅ１を、
加算器６３はＤＦＦ７２の出力Ｅ２をそのまま出力す
る。このようにして、カウンタ４１の出力は、出力端子
１５０からフィルタ３０３の外部に出力される。

【００５３】テスト制御クロックＳＣの次の立ち上がり
で、レジスタ２１１の出力信号Ａ１は、レジスタ２１２
に取り込まれてゲート回路２２２を“１”に固定し、カ
ウンタ４２にリセットをかけてカウントを開始させる。

【００５４】乗算器５２の出力Ｄ２は、ゲート回路２２
２の出力Ｂ２とカウンタ４２の出力Ｃ２との積になるた
め、Ｄ２＝Ｂ２＊Ｃ２＝１＊Ｃ２＝Ｃ２となり、カウン
タ４２の出力がそのままＤ２となる。

【００５５】このとき、レジスタ２１１には、次の制御
データ（ｆｉｘ０）が取り込まれ、ゲート回路２２１を
“０”に固定する。このため、ＤＦＦ７１の出力もクロ
ックＣＫの１クロック分遅れて“０”になる。このため
加算器６２の出力は、制御クロックＳＣの立ち上がりか
ら最初の２クロックはＥ１＋Ｄ２となるが、その後はＤ
２がそのまま出力される。

【００５６】以上のようにして、テスト制御クロックＳ
Ｃに同期してゲート回路の出力を“１”に固定するレジ
スタを次々とシフトしてゆき、各カウンタの出力を順次
フィルタ外部に出力することができる。

【００５７】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。

【００５８】

【発明の効果】以上説明したように、本発明のディジタ
ルフィルタによれば、テスト回路においてテストバスを
使用せず、通常の信号経路をそのまま使用できる。ま
た、制御信号をシフトレジスタにより入力しているた
め、制御信号の配線を減らすことができる。このため、
テスト回路用の配線を減らしてチップ面積の増大を防
ぎ、ＬＳＩの集積度を向上することができるという効果
がある。

【００５９】また、被テスト回路の出力を実際の信号経
路を用いて出力しているため、実動作速度でのテストを
容易にし、ＬＳＩの信頼性を向上させることができると
いう効果がある。

【図面の簡単な説明】

【図１】 本発明の第１実施例によるディジタルフィル
タの構成を示すブロック図である。

【図２】 第１実施例のテスト時の動作を示すタイムチ
ャートである。

【図３】 第１実施例のより具体的な構成例を示すブロ
ック図である。

【図４】 図３のディジタルフィルタのテスト時の動作
を示すフローチャートである。

【図５】 本発明の第２実施例によるディジタルフィル
タの構成を示すブロック図である。

【図６】 第２実施例のテスト時の動作を示すタイムチ
ャートである。

【図７】 第２実施例のより具体的な構成例を示すブロ
ック図である。

【図８】 図７のディジタルフィルタのテスト時の動作
を示すフローチャートである。

【図９】 ディジタルフィルタが適用される波形等化器
の構成を示すブロック図である。

【図１０】 ディジタルフィルタの構成例を示すブロッ
ク図である。

【図１１】 従来のテスト回路を搭載したディジタルフ
ィルタの構成を示すブロック図である。

【図１２】 従来のディジタルフィルタのテスト時の動
作を示すフローチャートである。

【符号の説明】

４１〜４ｎ カウンタ ５１〜５ｎ 乗算器 ６１〜６ｎ 加算器 ７１〜７ｎ ＤＦＦ ８０ ＤＦＦ ９０ ＤＦＦ ２０１〜２０ｎ タップ ２１１〜２１ｎ シフトレジスタ ２２１〜２２ｎ ゲート回路 ２３０ テスト制御回路 ２４１〜２４３ タップ ２５１〜２５ｎ ＤＦＦ ２６１〜２６ｎ タップ ２７１〜２７３ タップ ３００、３０１、３０２、３０３ トランスバーサル
フィルタ ３５１〜３５ｎ、３７０〜３７ｎ、３８０ 遅延回路 ４０１〜４０ｎ 積分器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 15/00 H03H 17/02 601 H03H 17/02 681 H03H 17/06 635 H03H 21/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル変復調技術等で使用される波
   形等化器等に用いられるディジタルフィルタのうち、係
   数を発生する積分器と、前段からの入力信号に対し単位
   遅延を与えると同時に該単位遅延の与えられた信号を次
   段に出力する遅延回路と、該遅延回路の出力信号と前記
   積分器の発生する係数との乗算を行う乗算器とをそれぞ
   れ備えるｎ個のタップをカスケード接続して構成され、
   前記各タップの出力を加算する複数個の加算器を備える
   トランスバーサル型のディジタルフィルタにおいて、 前記ｎ個のタップの各々が、前記遅延回路と前記乗算器
   との間に位置し、所定の１つのタップの積分器の出力を
   そのまま取り出すと共に、他のタップの出力を“０”と
   するテスト手段を備えることを特徴とするディジタルフ
   ィルタ。
2. 【請求項２】 前記テスト手段が、 制御信号に応じて前記乗算器の入力信号を所定の値に固
   定するゲート回路と、前記ゲート回路を制御するための
   制御信号を保存する一つもしくは複数個のレジスタとを
   備え、 前記複数個のレジスタは、直列に接続され、共通のクロ
   ックで制御されるシフトレジスタ構成をとることを特徴
   とする請求項１に記載のディジタルフィルタ。
3. 【請求項３】 前記積分器がカウンタであり、該カウン
   タのリセット信号を前記レジスタから供給することを特
   徴とする請求項２に記載のディジタルフィルタ。
4. 【請求項４】 ディジタル変復調技術等で使用される波
   形等化器等に用いられるディジタルフィルタのうち、係
   数を発生する積分器と、入力信号と前記積分器の発生す
   る係数との乗算を行う乗算器と、該乗算器の出力信号と
   前段からの入力信号とを加算する加算器と、該加算器の
   信号に対し単位遅延を与える遅延回路とをそれぞれ備え
   るｎ個のタップをカスケード接続して構成されたトラン
   スバーサル型のディジタルフイルタフイルタにおいて、 前記ｎ個のタップの各々が、前記入力信号と前記乗算器
   との間に位置し、所定の１つのタップの積分器の出力を
   そのまま取り出すと共に、他のタップの出力を“０”と
   するテスト手段を備えることを特徴とするディジタルフ
   ィルタ。
5. 【請求項５】 前記テスト手段が、 前記ｎ個のタップの各々が、制御信号に応じて前記乗算
   器の入力信号を所定の値に固定するゲート回路と、前記
   ゲート回路を制御するための制御信号を保存する一つも
   しくは複数個のレジスタとを、前記入力信号と前記乗算
   器との間に挿入して備え、 前記複数個のレジスタは、直列に接続され、共通のクロ
   ックで制御されるシフトレジスタ構成をとることを特徴
   とする請求項４に記載のディジタルフィルタ。
6. 【請求項６】 前記積分器がカウンタであり、該カウン
   タのリセット信号を前記レジスタから供給することを特
   徴とする請求項５に記載のディジタルフィルタ。