KR0152807B1

KR0152807B1 - 디지탈 필터의 정밀도 개선회로

Info

Publication number: KR0152807B1
Application number: KR1019950030237A
Authority: KR
Inventors: 남호준
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1995-09-15
Filing date: 1995-09-15
Publication date: 1998-10-15
Also published as: KR970019375A

Abstract

본 발명은 영상처리 시스템에 있어서, 고스트 제거회로, 회로의 주파수나 위상의곡현상을 저감하는 균등화등에 필요한 디지탈 필터링 기술에 관한 것으로, 일반적인 디지탈 필터는 디지탈 필터링을 통한 균등화 노이즈를 가능한 한 줄이고 원래의 영상을 그대로 유지하기 위해 디지탈 필터의 정밀도를 개선하는데 부응할 수 없도록 되어 있었는 바, 본 발명은 이를 해결하기 위하여, 데이타의 처리 비트를 추가하고, 그 추가된 비트를 처리해 줄 수 있는 디지탈 필터의 정밀도 개선회로를 제공하고, 확장 데이타를 처리하는데 소요되는 지연시간을 보상하기 위하여 탭을 소정치만큼 분할하고, 그 분할된 탭에 계수 0을 곱하거나 지연기를 추가시켜 구성하였다.

Description

디지탈 필터의 정밀도 개선회로

제1도는 일반적인 디지탈 필터의 구조 중 다이렉트 폼의 구성도.

제2도는 일반적인 디지탈 필터의 다른 예시 블록도.

제3도는 본 발명 디지탈 필터의 정밀도 개선회로에 대한 블록도.

제4도는 본 발명 디지탈 필터의 정밀도 개선회로에 대한 다른 실시 예시도.

* 도면의 주요부분에 대한 부호의 설명

30A : FIR필터 30B : IIR필터

31-36 : 디지탈 필터 31B-36B : 가산기

본 발명은 영상처리 시스템에 있어서, 고스트 제거회로, 회로의 주파수나 위상의곡현상을 저감하는 균등화(Equalization)등에 필요한 디지탈 필터링 기술에 관한 것으로, 특히 보다 개선된 레졸루션(Resolution)을 얻기 위해 디지탈 필터의 정밀도(Precision)를 확장하는데 적당하도록한 디지탈 필터의 정밀도 개선회로에 관한 것이다.

제1도는 일반적인 디지탈 필터의 구조 중 다이렉트 폼의 구성도를 보인 것이고, 제2도는 일반적인 영상처리 시스템에 통상적으로 적용되는 디지탈 필터의 부분 구성도로서 이들을 작용을 설명하면 다음과 같다.

먼저, 제1도에서, 입력데이타(D_in)가 지연소자부(11)의 지연소자를 순차적으로 통하면서 소정시간씩 순차적으로 지연출력되고, 채널특성에 의한 잡음성분이나 고스트등을 제거하기 위해 곱셈연산부(12)에서는 그 지연출력되는 데이타에 계수(C₀-C₂₈₇)를 곱하며, 그 결과를 덧셈연산기(13)에서 직렬입력(CAS_IN)과 더하여 최종의 직렬출력(CAS_OUT)을 얻는다.

이 디지탈 필터는 연결방식에 따라 FIR필터(FIR filter : Finite Impulse Response filter)나 IIR필터(IIR filter : Infinite Impulse Response filter)로 구성할 수 있다.

제2도는 288탭(tap) FIR필터(21)와, 576탭의 IIR필터(22)로 구성된 통상적인 디지탈 필터를 보인 것으로, 그 FIR필터(21)는 과거의 데이타에 의해 현재의 출력(CAS_OUT)이 영향을 받지 않도록 구성되어 있는 반면, IIR필터(22)에 있어서는 필터(22B)의 출력(CAS_OUT)이 필터(22A)의 입력단(D_in)으로 피드백되도록 하여 과거의 데이타가 현재의 필터링에 영향을 미치도록 되어 있다.

그러나, 이와 같은 일반적인 디지탈 필터는 데이타를 8bit로 처리하게 되어 있어 통상적인 영상신호 처리기에 적용하는데 별다른 문제점이 없지만 방송국에서 방송수신기측으로 방송전파를 송신하기 전에 고스트(Ghost)를 제거하는 등의 경우에 있어서, 디지탈 필터링을 통한 균등화 노이즈를 가능한 한 줄이고 원래의 영상을 그대로 유지하기 위해 디지탈 필터의 정밀도를 개선할 필요가 있는데, 이와 같은 기대에 부응할 수 없는 결함이 있었다.

따라서, 본 발명의 목적은 디지탈 필터의 정밀도를 향상시키기 위해 데이타의 처리 비트를 추가하고, 그 추가된 비트를 처리해 줄 수 있는 디지탈 필터의 정밀도 개선회로를 제공함에 있다.

제3도는 본 발명 디지탈 필터의 정밀도 개선회로에 대한 블록도로서 이에 도시한 바와 같이, 입력데이타(DATA_in) 중 기본 데이타를 공급받아 계수와 곱한 후 디지탈 필터(36)로 부터 궤환되는 직렬 입력(CAS_IN)에 더하는 FIR필터용 디지탈 필터(31)와, 상기 입력데이타(DATA_in) 중 확장 데이타를 공급받아 계수와 곱한 후 접지입력과 더하는 FIR필터용 디지탈 필터(32)와, 궤환입력되는 출력(OUTPUT)에 계수를 곱하고 이를 상기 디지탈 필터(31)의 출력(CAS_OUT)과 더하는 IIR필터용 디지탈 필터(33)와, 상기 궤환입력되는 출력(OUTPUT)에 계수를 곱하고 이를 상기 디지탈 필터(32)의 출력(CAS_OUT)과 더하는 IIR필터용 디지탈 필터(34)와, 상기 디지탈 필터(33)의 출력에 계수를 곱하고 이를 그 디지탈 필터(33)의 출력(CAS_OUT)과 더하여 최종 출력(OUTPUT)으로 내보내는 IIR필터용 디지탈 필터(35)와, 상기 디지탈 필터(34)의 출력에 계수를 곱하고 이를 그 디지탈 필터(34)의 출력(CAS_OUT)과 더하는 IIR필터용 디지탈 필터(36)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.

디지탈 필터(31-36)는 입력데이타(D_in)를 8bit로 하는 필터들이고, 10bit의 입력데이타를 필터링하기 위해 두개의 디지탈 필터(31),(32)로 FIR필터(30A)를 구성하고, 4개의 디지탈 필터(33-36)로 IIR필터(30B)를 구성하였다. 또한, 상기 3개의 디지탈 필터(31),(33),(35)는 상위 8bit의 데이타를 처리하고, 나머지 3개의 디지탈 필터(32),(34),(36)는 하위 2bit의 데이타를 처리하게 된다.

상기 각각의 디지탈 필터(31-36)들은 제1도와 같은 구조를 갖는다고 가정하고, 입력에서 출력까지의 지연시간 즉, 제1도에서 입력데이타(D_in)에 계수들이 곱해진 것과 직렬입력(CAS_IN)이 더해져 직렬출력(CAS_OUT)으로 나올때 까지의 지연시간은 8CLK이라고 가정한다.

10bit의 입력데이타(DATA_in) 중 8bit는 디지탈 필터(31)로 입력시키고, 하위 2bit는 디지탈 필터(32)로 입력시킨다. 상위 8bit를 D_H, 하위 2bit를 D_L이라 하면, 디지탈 필터(31)의 가산기(31B)에서는 디지탈 필터(32),(34),(36)를 통과한 하위 데이타(D_L)가 상위 데이타(D_H)와 더해져야 한다.

상기에서 각 디지탈 필터(31-36)의 지연시간이 8CLK라고 가정하였으므로 하위 데이타(D_L)가 디지탈 필터(32),(34),(36)를 통과하면 24CLK의 지연시간이 발생된다. 따라서, 디지탈 필터(31)의 입력(D_H)을 24CLK동안 지연시킬 필요가 있는데, 이를 위해 디지탈 필터(31)의 처음 24탭(31a)에 계수 0을 곱하여 그 입력(D_H)이 24CLK 지연되는 효과를 얻도록 하였다.

디지탈 필터(31),(32)는 모두 FIR필터에 해당되는데, 그 디지탈 필터(31)에서 처음 24탭(31a)에 계수 0을 곱함으로써 실제로 288탭을 모두 사용하지 못하고, 288-24탭 즉, 264탭만을 FIR필터(30A)로 사용하게 된다. 따라서, 또다른 디지탈 필터(32)는 상기 디지탈 필터(31)와 탭수를 맞추기 위해 288탭 중에서 맨뒤의 24탭(32b)에 계수 0을 곱하게 되고, 이에 의해 디지탈 필터(31)와의 타이밍이 일치하게 된다.

나머지의 디지탈 필터(33),(34),(35),(36)는 IIR필터(30B)를 구성하는데, 디지탈 필터(33),(35)는 상위 8bit의 데이타를 처리하고, 디지탈 필터(34), (36)는 하위 2bit를 처리한다.

상기 디지탈 필터(35)로 부터 궤환되는 데이타 중에서 상위 8bit를 D_H', 하위 2bit를 D_L'라 하면 디지탈 필터(33)의 가산기(33B)에서도 그 하위 데이타(D_L')가 디지탈 필터(34),(36),(31)를 순차적으로 통과한 상위 데이타(D_H')와 더해져야 하므로 그 데이타(D_L'),(D_H')의 지연시간을 맞추기 위해 디지탈 필터(33)의 처음 24탭(33a)에 계수 0을 곱하게 되며, 이에 의해 상위 데이타(D_H')가 24CLK 지연된다.

또한, 디지탈 필터(33),(35)의 탭수(288 ×2 - 24 = 552)와 디지탈 필터(34),(36)의 탭수를 일치시키기 위하여 디지탈 필터(36)의 맨 뒤 24탭(36a)에 계수 0을 곱하게 된다.

이렇게 함으로써 영상신호 처리시 외부의 로직을 전혀 사용하지 않고도 디지탈 필터만을 이용하여 디지탈 필터의 정밀도를 향상시킬 수 있게 된다. 상기의 설명에서는 10bit로 확장한 것을 예로하여 설명하였으나, 상기와 같은 방법으로 구성하여 정밀도를 11bit, 12bit 등으로 용이하게 확장할 수 있다.

한편, 제4도는 본 발명의 다른 실시예를 보인 블록도로서, 제3도와 다른 점은 FIR필터(30A)와, IIR필터(30B)의 전단에 즉, 디지탈 필터(31),(33)의 전단에 24CLK 지연용 지연기(31C),(33C)를 각각 접속함으로써 탭수의 손실없이 필터링의 정밀도를 향상시킬 수 있다는 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명은 영상신호 처리기에서, 데이타의 처리 비트를 추가하고, 그 추가한 비트를 처리해 줄 수 있는 디지탈 필터의 정밀도 개선회로를 제공하여 디지탈 필터의 정밀도를 향상시킬 수 있는 효과가 있다.

Claims

입력데이타(DATA_in) 중 기본 데이타를 공급받아 계수와 곱한 후 디지탈 필터(36)로 부터 궤환되는 직렬 입력에 더하는 에프아이알필터용 디지탈 필터(31)와, 상기 입력데이타(DATA_in) 중 확장 데이타를 공급받아 계수와 곱한 후 접지입력과 더하는 에프아이알필터용 디지탈 필터(32)와, 궤환입력되는 출력(OUTPUT)에 계수를 곱하고 이를 상기 디지탈 필터(31)의 출력과 더하는 아이아이알필터용 디지탈 필터(33)와, 상기 궤환입력되는 출력(OUTPUT)에 계수를 곱하고 이를 상기 디지탈 필터(32)의 출력과 더하는 아이아이알필터용 디지탈 필터(34)와, 상기 디지탈 필터(33)의 출력에 계수를 곱하고 이를 그 디지탈 필터(33)의 출력과 더하여 최종 출력(OUTPUT)으로 내보내는 아이아이알필터용 디지탈 필터(35)와, 상기 디지탈 필터(34)의 출력에 계수를 곱하고 이를 그 디지탈 필터(34)의 출력과 더하는 아이아이알필터용 디지탈 필터(36)로 구성한 것을 특징으로 하는 디지탈 필터의 정밀도 개선회로.
제1항에 있어서, 확장 데이타를 처리하는데 소요되는 지연시간을 보상하기 위하여 상기 각각의 디지탈 필터(31),(32),(33),(36)의 탭을 소정치만큼 분할하고, 그 분할된 탭에 계수 0을 곱하는 것을 특징으로 하는 디지탈 필터의 정밀도 개선회로.
제1항에 있어서, 확장 데이타를 처리하는데 소요되는 지연시간을 보상하기 위하여 상기 각각의 디지탈 필터(31),(33)의 전단에 지연기(31C),(33C)를 추가하여 구성한 것을 특징으로 하는 디지탈 필터의 정밀도 개선회로.