JPH06188686A - 動的適応性等化器システム及び方法 - Google Patents
動的適応性等化器システム及び方法Info
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- JPH06188686A JPH06188686A JP5198600A JP19860093A JPH06188686A JP H06188686 A JPH06188686 A JP H06188686A JP 5198600 A JP5198600 A JP 5198600A JP 19860093 A JP19860093 A JP 19860093A JP H06188686 A JPH06188686 A JP H06188686A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 ディジタル・データ通信用の適応性フィルタ
又は等化器を提供すること。 【構成】 ディジタルＦＩＲフィルタとして動作する第
１の縦続回路３０であって、フィルタ重み付け信号の印
加のための第１の複数の入力タップ、入力データ・サン
プルのための単一の入力、及び、フィルタ済みデータの
ための出力を有する第１の縦続回路３０と、逆規範形を
なし、入力データの信号サンプルを受け取るための第２
の複数の入力タップ、誤差信号を受け取るための単一の
入力、及び一連の重み付け信号を与えるための出力を有
する第２縦続回路３１とを具備し、第２の縦続回路は第
１の縦続回路のための重み付け信号発生器として機能す
る。
又は等化器を提供すること。 【構成】 ディジタルＦＩＲフィルタとして動作する第
１の縦続回路３０であって、フィルタ重み付け信号の印
加のための第１の複数の入力タップ、入力データ・サン
プルのための単一の入力、及び、フィルタ済みデータの
ための出力を有する第１の縦続回路３０と、逆規範形を
なし、入力データの信号サンプルを受け取るための第２
の複数の入力タップ、誤差信号を受け取るための単一の
入力、及び一連の重み付け信号を与えるための出力を有
する第２縦続回路３１とを具備し、第２の縦続回路は第
１の縦続回路のための重み付け信号発生器として機能す
る。
Description
【０００１】
【産業上の利用分野】この発明は実用的伝送回路の有効
な周波数帯域内で当然発生する線形振幅及び位相ひずみ
を等化する（すなわち、補償する）ために最新の電気通
信において使用される適応性等化器の設計及び回路実現
に関する。これらのひずみが補償されたならば、技術上
周知のように、所与の回路は相当に高いレートで実質上
際限のない伝送距離にわたって、送信された情報の正し
い受信が可能である。
な周波数帯域内で当然発生する線形振幅及び位相ひずみ
を等化する（すなわち、補償する）ために最新の電気通
信において使用される適応性等化器の設計及び回路実現
に関する。これらのひずみが補償されたならば、技術上
周知のように、所与の回路は相当に高いレートで実質上
際限のない伝送距離にわたって、送信された情報の正し
い受信が可能である。
【０００２】特に、この発明は通信回路又はチャンネル
により伝送された信号をそれのひずみの測定のために使
用される動的適応性等化器に関係している。このような
回路は、通信回路の受信端における測定誤差を最小化す
るように回路の振幅及び位相特性を時間的に変更する。
により伝送された信号をそれのひずみの測定のために使
用される動的適応性等化器に関係している。このような
回路は、通信回路の受信端における測定誤差を最小化す
るように回路の振幅及び位相特性を時間的に変更する。
【０００３】適応性等化器は、ひずみ特性が伝送の開始
時点において未知であるか又は何らかの理由のために伝
送中変化することがある回路に関連して使用するために
必要とされる。代表的回路は、可変多重経路、ディジタ
ル音声・データその他の信号を運ぶ無線伝送、並びに交
換式電話回線を有する回路を含んでいる。典型的な適応
性等化器の動作においては、情報を運ばない繰返し信号
を用いて通信を確立することができる。この等化器は伝
送回路のひずみを補償するように迅速に調整される。情
報伝送が開始された後、情報信号はフィルタ特性の反復
する動的補正のために連続的に使用される。
時点において未知であるか又は何らかの理由のために伝
送中変化することがある回路に関連して使用するために
必要とされる。代表的回路は、可変多重経路、ディジタ
ル音声・データその他の信号を運ぶ無線伝送、並びに交
換式電話回線を有する回路を含んでいる。典型的な適応
性等化器の動作においては、情報を運ばない繰返し信号
を用いて通信を確立することができる。この等化器は伝
送回路のひずみを補償するように迅速に調整される。情
報伝送が開始された後、情報信号はフィルタ特性の反復
する動的補正のために連続的に使用される。
【０００４】更に明確には、この発明は、伝送線の等化
を行うために、又は、ディジタル音声のデータその他の
信号を運ぶ無線伝送における可変及び多重経路に起因す
る信号ひずみを除去するためにディジタル標本化及び計
算過程を用いて実現された適応性等化器に関係してい
る。
を行うために、又は、ディジタル音声のデータその他の
信号を運ぶ無線伝送における可変及び多重経路に起因す
る信号ひずみを除去するためにディジタル標本化及び計
算過程を用いて実現された適応性等化器に関係してい
る。
【０００５】
【従来の技術】ディジタル的に動作する適応性等化器は
電気通信技術においては周知である。すべての等化器は
その基本原理においては電気的フィルタであり、適応性
等化器は典型的には有限インパルス応答フィルタの形式
をとっている電気的に適応可能なフィルタに基づいてお
り、これの若干の形式のものが１９８８年９月１３日発
行の米国特許第４，７７１，３９５号に記述されてい
る。
電気通信技術においては周知である。すべての等化器は
その基本原理においては電気的フィルタであり、適応性
等化器は典型的には有限インパルス応答フィルタの形式
をとっている電気的に適応可能なフィルタに基づいてお
り、これの若干の形式のものが１９８８年９月１３日発
行の米国特許第４，７７１，３９５号に記述されてい
る。
【０００６】動的に適応可能な電気的フィルタに加え
て、適応性等化器は、既知の振幅の単一の入力パルスに
応答したときの時間的なフィルタ出力を定義する一連の
制御入力（「重み」と呼ばれる）を発生するための手段
を必要とする。この手段は通常は重み発生器と呼ばれて
おり、その出力は、実際上は、一様な時間間隔で入力す
るパルスに対するフィルタの応答の測定値であるけれど
も、重みと呼ばれている。
て、適応性等化器は、既知の振幅の単一の入力パルスに
応答したときの時間的なフィルタ出力を定義する一連の
制御入力（「重み」と呼ばれる）を発生するための手段
を必要とする。この手段は通常は重み発生器と呼ばれて
おり、その出力は、実際上は、一様な時間間隔で入力す
るパルスに対するフィルタの応答の測定値であるけれど
も、重みと呼ばれている。
【０００７】次に、重み発生器は、フィルタの出力をそ
の期待値と比較することにより導出された誤差信号をそ
の入力として使用する。これらの回路はディジタル・デ
ータ伝送に使用されるので、所望の出力信号は非常に限
定された数の値を取る。
の期待値と比較することにより導出された誤差信号をそ
の入力として使用する。これらの回路はディジタル・デ
ータ伝送に使用されるので、所望の出力信号は非常に限
定された数の値を取る。
【０００８】以前の適応性等化器は、ＦＩＲフィルタ機
能及び重み発生器（ＷＧ）機能に対して同じ回路を使用
している。この従来の技術とは対照的に、この発明は逆
規範形構造（ｉｎｖｅｒｓｅ ｃａｎｏｎｉｃａｌ ｓ
ｔｒｕｔｕｒｅ）を重み発生器として使用する。以前の
適応性等化器の一例として、本出願人の製品であるモー
ビル・リンク１／２レシーバ・プログラム（ＭＬＲＰ）
受信機は、その適応性等化器のＦＩＲ及びＷＧ両機能の
ためにゾラン（Ｚｏｒａｎ）８９１ ＦＩＲフィルタ・
チップを使用している。他の例も又、適応性等化器に適
用されるＦＩＲ及びＷＧのためにゾランを使用している
ものと考えられる。ゾラン・チップはハリスによってＨ
ＳＰ４３８９１として二次供給されている。
能及び重み発生器（ＷＧ）機能に対して同じ回路を使用
している。この従来の技術とは対照的に、この発明は逆
規範形構造（ｉｎｖｅｒｓｅ ｃａｎｏｎｉｃａｌ ｓ
ｔｒｕｔｕｒｅ）を重み発生器として使用する。以前の
適応性等化器の一例として、本出願人の製品であるモー
ビル・リンク１／２レシーバ・プログラム（ＭＬＲＰ）
受信機は、その適応性等化器のＦＩＲ及びＷＧ両機能の
ためにゾラン（Ｚｏｒａｎ）８９１ ＦＩＲフィルタ・
チップを使用している。他の例も又、適応性等化器に適
用されるＦＩＲ及びＷＧのためにゾランを使用している
ものと考えられる。ゾラン・チップはハリスによってＨ
ＳＰ４３８９１として二次供給されている。
【０００９】ホワイトの米国特許第４，５２４，４２４
号はトランスバーサル・フィルタ（有限インパルス応答
フィルタはこれの特殊の例である）が、乗算器、積分器
及び時間遅延器を備えるタップ重み計算機（Ｔａｐ Ｗ
ｅｉｇｈｔ Ｃｏｍｐｕｔｅｒ）からの一組の並列出力
として重み信号を導出する一形態を記述している。その
ような従来技術の適応性等化器の典型例即ちホワイトの
発明は、重み発生器とフィルタとの間に設けられ、それ
ぞれが重み信号をフィルタの一つの縦続段に転送する多
数の電気的接続部を備えている。
号はトランスバーサル・フィルタ（有限インパルス応答
フィルタはこれの特殊の例である）が、乗算器、積分器
及び時間遅延器を備えるタップ重み計算機（Ｔａｐ Ｗ
ｅｉｇｈｔ Ｃｏｍｐｕｔｅｒ）からの一組の並列出力
として重み信号を導出する一形態を記述している。その
ような従来技術の適応性等化器の典型例即ちホワイトの
発明は、重み発生器とフィルタとの間に設けられ、それ
ぞれが重み信号をフィルタの一つの縦続段に転送する多
数の電気的接続部を備えている。
【００１０】
【発明が解決しようとする課題】この発明の目的は、重
み発生器として最も複雑なディジタル素子、すなわち、
フィルタ及び逆規範形構造に類似の回路を利用した設計
になっている適応性ディジタル・フィルタ（等化器）を
提供することである。その実用的利益は、等化器のため
の設計時間の短縮及び生産原価の低減である。これらの
利益は、単一の半導体チップ上にフィルタ及び重み発生
器を有する適応性フィルタばかりでなくフィルタ及び重
み発生器が別々のチップ又はチップと他の構成部分との
集まりからなる適応性フィルタにも該当する。
み発生器として最も複雑なディジタル素子、すなわち、
フィルタ及び逆規範形構造に類似の回路を利用した設計
になっている適応性ディジタル・フィルタ（等化器）を
提供することである。その実用的利益は、等化器のため
の設計時間の短縮及び生産原価の低減である。これらの
利益は、単一の半導体チップ上にフィルタ及び重み発生
器を有する適応性フィルタばかりでなくフィルタ及び重
み発生器が別々のチップ又はチップと他の構成部分との
集まりからなる適応性フィルタにも該当する。
【００１１】この発明の別の目的は、同じ設計の多数の
集積回路から一族の適応性等化器を構成するために必要
とされる付加的な集積回路（「グルー・チップ（ｇｌｕ
ｅｃｈｉｐ）」）の数を最少化することである。
集積回路から一族の適応性等化器を構成するために必要
とされる付加的な集積回路（「グルー・チップ（ｇｌｕ
ｅｃｈｉｐ）」）の数を最少化することである。
【００１２】この発明の更に別の目的は、適応性フィル
タの多数の重み付け入力を駆動するための単一の出力を
有する重み発生器回路を使用することである。
タの多数の重み付け入力を駆動するための単一の出力を
有する重み発生器回路を使用することである。
【００１３】この発明のなお別の目的は、情報信号を処
理するために必要とされるよりもかなり高い速度での動
作が可能な安価な集積化ディジタル回路を使用し、これ
の出力の多重使用により、それらの情報信号のための適
応性フィルタのコスト及び複雑性をかなり低減すること
である。
理するために必要とされるよりもかなり高い速度での動
作が可能な安価な集積化ディジタル回路を使用し、これ
の出力の多重使用により、それらの情報信号のための適
応性フィルタのコスト及び複雑性をかなり低減すること
である。
【００１４】これらの目的は、この発明の一実施例にお
いては、市販の入手可能な集積化ディジタル回路を組み
込んだ新規な回路により実現される。別の実施例におい
ては、これらの回路は重み発生器機能及び適応性フィル
タ機能のために同じ部分回路を組み込んだ大規模集積回
路により実現される。
いては、市販の入手可能な集積化ディジタル回路を組み
込んだ新規な回路により実現される。別の実施例におい
ては、これらの回路は重み発生器機能及び適応性フィル
タ機能のために同じ部分回路を組み込んだ大規模集積回
路により実現される。
【００１５】この発明による適応性フィルタ又は等化器
は、ディジタル有限インパルス応答フィルタとして動作
するように接続された第１の縦続回路を備えており、こ
の第１の縦続回路は、フィルタ重み付け信号の印加のた
めの第１の複数の入力タップ、入力データ・サンプルの
ための単一の入力、及びフィルタ済みデータのための出
力を有している。第２の縦続回路は、第１の縦続回路に
対して逆規範形構造をなしており、入力データの信号サ
ンプルを受け取るための第２の複数の入力タップ、誤差
信号を受け取るための単一の入力、及び、一連の重み付
け信号を与えるための出力を備えている。順序付け回路
は、第１の縦続回路の複数の入力タップに加えられた重
み付け信号の時間順序とは逆の時間順序で第２の縦続回
路の連続した縦続段にデータ信号を加え、従って第２の
縦続回路は第１の縦続回路に対する重み付け信号発生器
として機能する。第１及び第２の縦続回路の入力側の記
憶レジスタは、それぞれ重み付け信号及びデータ信号に
よって更新され、単一の入力の多重縦続段への印加を多
重化する作用を行う。誤差信号は前記第１の縦続回路の
出力から取り出されて第２の縦続回路の誤差入力に加え
られる。
は、ディジタル有限インパルス応答フィルタとして動作
するように接続された第１の縦続回路を備えており、こ
の第１の縦続回路は、フィルタ重み付け信号の印加のた
めの第１の複数の入力タップ、入力データ・サンプルの
ための単一の入力、及びフィルタ済みデータのための出
力を有している。第２の縦続回路は、第１の縦続回路に
対して逆規範形構造をなしており、入力データの信号サ
ンプルを受け取るための第２の複数の入力タップ、誤差
信号を受け取るための単一の入力、及び、一連の重み付
け信号を与えるための出力を備えている。順序付け回路
は、第１の縦続回路の複数の入力タップに加えられた重
み付け信号の時間順序とは逆の時間順序で第２の縦続回
路の連続した縦続段にデータ信号を加え、従って第２の
縦続回路は第１の縦続回路に対する重み付け信号発生器
として機能する。第１及び第２の縦続回路の入力側の記
憶レジスタは、それぞれ重み付け信号及びデータ信号に
よって更新され、単一の入力の多重縦続段への印加を多
重化する作用を行う。誤差信号は前記第１の縦続回路の
出力から取り出されて第２の縦続回路の誤差入力に加え
られる。
【００１６】
【実施例】図１は、フィルタ又は重み発生器の応用に適
した単一の電子回路を示している。図示の例はＮ＝４の
縦続段を含んでいるけれども、任意の適当な数の段が使
用され得る。
した単一の電子回路を示している。図示の例はＮ＝４の
縦続段を含んでいるけれども、任意の適当な数の段が使
用され得る。
【００１７】この回路の中央の素子は複数のディジタル
乗算器１０−１，１０−２，１０−３，１０−４を含ん
でおり、これらの出力１１−１，１１−２，１１−３，
１１−４は、第１信号入力Ｂと、同じ複数の記憶レジス
タ１２−１，１２−２，１２−３，１２−４から得られ
た一組の符号付きの数値との符号付きの積である。乗算
器は種々の方法で、例えば、完全にディジット毎に並列
の二進動作（リード・オンリ・メモリに記憶された乗算
表における探索と等価である）、直列ビット・バイ・ビ
ット乗算、又は他の任意の論理的に正しい符号付きの整
数乗算論理を用いて実現することができる。各乗算器に
より生成された積はディジタル加算器１３−１，１３−
２，１３−３及び１３−４の一方の入力を形成し、これ
らの加算器の他方の入力はその左方の加算器から得られ
るが、Ｔとして示された通常の遅延回路１４−１，１４
−２，１４−３及び１４−４によって１クロック・サイ
クル遅延されている。最も右の加算器１３−４の遅延出
力は回路の出力を形成する。
乗算器１０−１，１０−２，１０−３，１０−４を含ん
でおり、これらの出力１１−１，１１−２，１１−３，
１１−４は、第１信号入力Ｂと、同じ複数の記憶レジス
タ１２−１，１２−２，１２−３，１２−４から得られ
た一組の符号付きの数値との符号付きの積である。乗算
器は種々の方法で、例えば、完全にディジット毎に並列
の二進動作（リード・オンリ・メモリに記憶された乗算
表における探索と等価である）、直列ビット・バイ・ビ
ット乗算、又は他の任意の論理的に正しい符号付きの整
数乗算論理を用いて実現することができる。各乗算器に
より生成された積はディジタル加算器１３−１，１３−
２，１３−３及び１３−４の一方の入力を形成し、これ
らの加算器の他方の入力はその左方の加算器から得られ
るが、Ｔとして示された通常の遅延回路１４−１，１４
−２，１４−３及び１４−４によって１クロック・サイ
クル遅延されている。最も右の加算器１３−４の遅延出
力は回路の出力を形成する。
【００１８】このようなフィルタの共通の応用は、位相
変調及び振幅変調信号の検出に対してである。この場合
には、図示の入力及び重み値のそれぞれは時系列の対の
値であって、その一方は信号の複素基低帯域表示の同相
成分又は実部成分（Ｉ）を、他方は直角位相分又は虚成
分（Ｑ）を表している。従って、各レジスタは実際上は
一対のレジスタ（一方はＩ値に、他方はＱ値に対するも
の）からなっている。同様に、加算器は二つの加算器か
ら、乗算器は四つの乗算器プラス二つの加算器からなっ
ていて、同相項及び直角位相項を正しく組み合わせる。
この手法は実数値信号にも同等によく機能する。
変調及び振幅変調信号の検出に対してである。この場合
には、図示の入力及び重み値のそれぞれは時系列の対の
値であって、その一方は信号の複素基低帯域表示の同相
成分又は実部成分（Ｉ）を、他方は直角位相分又は虚成
分（Ｑ）を表している。従って、各レジスタは実際上は
一対のレジスタ（一方はＩ値に、他方はＱ値に対するも
の）からなっている。同様に、加算器は二つの加算器か
ら、乗算器は四つの乗算器プラス二つの加算器からなっ
ていて、同相項及び直角位相項を正しく組み合わせる。
この手法は実数値信号にも同等によく機能する。
【００１９】レジスタ１２−１，１２−２，１２−３，
１２−４に記憶されるディジタル数値は図面に概略的に
示された電子スイッチ１５から得られる。この電子スイ
ッチは各クロック・サイクルの期間に入力Ａを記憶レジ
スタ１２−１・・・１２−４に接続し、この時点で入力
Ａは当該レジスタに記憶された値を更新する。クロック
・パルスの間に、スイッチ１５は左または右へ１レジス
タだけ進む。一連のレジスタの左端又は右端まで進んだ
後、スイッチは次に反対端のレジスタへ移動し、そのサ
イクルを継続する。スイッチ１５の進行方向は、例えば
制御端子への電圧の印加によるか、マルチプレクサ論理
回路（図示せず）によるなどして静的に形成されるよう
になされている。
１２−４に記憶されるディジタル数値は図面に概略的に
示された電子スイッチ１５から得られる。この電子スイ
ッチは各クロック・サイクルの期間に入力Ａを記憶レジ
スタ１２−１・・・１２−４に接続し、この時点で入力
Ａは当該レジスタに記憶された値を更新する。クロック
・パルスの間に、スイッチ１５は左または右へ１レジス
タだけ進む。一連のレジスタの左端又は右端まで進んだ
後、スイッチは次に反対端のレジスタへ移動し、そのサ
イクルを継続する。スイッチ１５の進行方向は、例えば
制御端子への電圧の印加によるか、マルチプレクサ論理
回路（図示せず）によるなどして静的に形成されるよう
になされている。
【００２０】各記憶レジスタ１２−１・・・１２−４
は、選択された数の二進数字を有する符号付きの数を記
憶するように設計されてもよく、また、乗算器１０−１
・・・１０−４及び加算器１３−１・・・１３−４は対
応する数の二進数字を取り扱うように設計される。一例
として、乗算器１０−１・・・１０−４は８ビット入力
の対を１６ビット積へと結合するように、加算器１３−
１・・・１３−４は２０ビットまでを有する出力値を保
持するように設計されればよい。
は、選択された数の二進数字を有する符号付きの数を記
憶するように設計されてもよく、また、乗算器１０−１
・・・１０−４及び加算器１３−１・・・１３−４は対
応する数の二進数字を取り扱うように設計される。一例
として、乗算器１０−１・・・１０−４は８ビット入力
の対を１６ビット積へと結合するように、加算器１３−
１・・・１３−４は２０ビットまでを有する出力値を保
持するように設計されればよい。
【００２１】入力Ｃは、図５に示された例におけるよう
に、フィルタ・タップの数を拡張するために別の回路に
接続される場合、及び、回路が図３に示されたように重
み発生器として使用される場合に用いられる。
に、フィルタ・タップの数を拡張するために別の回路に
接続される場合、及び、回路が図３に示されたように重
み発生器として使用される場合に用いられる。
【００２２】通常のディジタル・クロック・パルスは、
図示されたように各部の回路において発生され、回路の
動作を制御し、順序付けるために使用される。開示を明
確にするために、図において使用される慣例に従って、
クロック入力が示されていないけれども、回路の各部は
共通のクロック・パルスを受け取る。同様に、回路の各
部は、開示の明確さのために使用される慣例において省
略された外部電源により供給される電力によってエネル
ギー供給される。
図示されたように各部の回路において発生され、回路の
動作を制御し、順序付けるために使用される。開示を明
確にするために、図において使用される慣例に従って、
クロック入力が示されていないけれども、回路の各部は
共通のクロック・パルスを受け取る。同様に、回路の各
部は、開示の明確さのために使用される慣例において省
略された外部電源により供給される電力によってエネル
ギー供給される。
【００２３】図２のＦＩＲフィルタ構成においては、信
号入力Ｂは入力データ信号、すなわち、例えば各クロッ
ク・パルス毎にアナログ入力信号を標本化することによ
って得られるような一連の符号付きの整数ディジタル値
からなる。第２の入力Ａは、この場合には一連の重み付
け値であって、各レジスタ１６−１，１６−２，１６−
３及び１６−４における値を順に更新し、この構成にお
いては左方への順序付けを行う。この回路はＦＩＲフィ
ルタの機能を正しく実施し、このフィルタの標本時点
（すなわち、クロック・パルス）ｎにおける出力Ｙｎは
号入力Ｂは入力データ信号、すなわち、例えば各クロッ
ク・パルス毎にアナログ入力信号を標本化することによ
って得られるような一連の符号付きの整数ディジタル値
からなる。第２の入力Ａは、この場合には一連の重み付
け値であって、各レジスタ１６−１，１６−２，１６−
３及び１６−４における値を順に更新し、この構成にお
いては左方への順序付けを行う。この回路はＦＩＲフィ
ルタの機能を正しく実施し、このフィルタの標本時点
（すなわち、クロック・パルス）ｎにおける出力Ｙｎは
【数１】 によって与えられる。ただし、 ｘn ＝ 標本時点ｎにおけるフィルタ入力 ｙn ＝ 標本時点ｎにおけるフィルタ出力 ｗi ＝ ｉ番目のタップの重み｛ｉ＝０，１，２，・・
・Ｎ−１｝ Ｎ ＝ タップ重みの数（例えば、図示の例では４） 値ｘn，ｙn 及びｗiのそれぞれは、同相成分及び直角位
相成分を含んでおり、これらの成分は複素数の組合せの
規則に従って組み合わされる。特に、和の同相成分は同
相成分の和であり、直角位相成分についても同様であ
る。積の同相成分は同相成分の積から直角位相成分の積
を引いたものである。積の直角位相成分は第１の同相成
分と第２の直角位相成分との積に、第２の同相成分と第
１の直角位相成分との積を加えたものである。
・Ｎ−１｝ Ｎ ＝ タップ重みの数（例えば、図示の例では４） 値ｘn，ｙn 及びｗiのそれぞれは、同相成分及び直角位
相成分を含んでおり、これらの成分は複素数の組合せの
規則に従って組み合わされる。特に、和の同相成分は同
相成分の和であり、直角位相成分についても同様であ
る。積の同相成分は同相成分の積から直角位相成分の積
を引いたものである。積の直角位相成分は第１の同相成
分と第２の直角位相成分との積に、第２の同相成分と第
１の直角位相成分との積を加えたものである。
【００２４】図３は、適応性フィルタにおける使用のた
めの重み発生器として動作するように形成された同じ回
路を示している。この応用のための構成は、レジスタ２
を更新するために使用される第２の入力が左から右への
順序で切り換えられ、Ｎ個の重みのそれぞれが誤差信号
により正しく更新されることを必要とする。加えて、加
算器チェーンの出力は、この場合にはその入力Ｃにフィ
ードバックされる。標本時点ｎにおける重み発生器出力
についての正しい増分（前の標本時点における重み値と
の差）は、
めの重み発生器として動作するように形成された同じ回
路を示している。この応用のための構成は、レジスタ２
を更新するために使用される第２の入力が左から右への
順序で切り換えられ、Ｎ個の重みのそれぞれが誤差信号
により正しく更新されることを必要とする。加えて、加
算器チェーンの出力は、この場合にはその入力Ｃにフィ
ードバックされる。標本時点ｎにおける重み発生器出力
についての正しい増分（前の標本時点における重み値と
の差）は、
【数２】 によって与えられるように、標本時点ｎにおける検出誤
差と標本時点ｎ，ｎ＋１，・・ｎ＋Ｎ−１における共役
入力データ値との積である。ただし、△ｗi,n ＝標本時
点ｎにおけるｉ番目のタップ重み｛ｉ＝０，１，２，・
・・，Ｎ−１｝の増分 ＊ ＝ 複素共役演算を示す ｅn ＝ 標本時点ｎにおける誤差入力 ｘn ＝ 標本時点ｎにおけるデータ入力 増分タップ重み値は、加算器により前の増分の和と組み
合わされ、従って、標本時点ｎにおけるタップｉについ
ての出力タップ重みは
差と標本時点ｎ，ｎ＋１，・・ｎ＋Ｎ−１における共役
入力データ値との積である。ただし、△ｗi,n ＝標本時
点ｎにおけるｉ番目のタップ重み｛ｉ＝０，１，２，・
・・，Ｎ−１｝の増分 ＊ ＝ 複素共役演算を示す ｅn ＝ 標本時点ｎにおける誤差入力 ｘn ＝ 標本時点ｎにおけるデータ入力 増分タップ重み値は、加算器により前の増分の和と組み
合わされ、従って、標本時点ｎにおけるタップｉについ
ての出力タップ重みは
【数３】 によって与えられる。
【００２５】重み発生器回路の構成の本質的部分は、図
３に示すように、その出力Ｄを内部的又は外部的にその
入力Ｃに帰還接続した部分である。それゆえ、重みは加
算器及び遅延器Ｔにより形成されたシフトレジスタを循
環し、その過程において連続的に増分更新される。
３に示すように、その出力Ｄを内部的又は外部的にその
入力Ｃに帰還接続した部分である。それゆえ、重みは加
算器及び遅延器Ｔにより形成されたシフトレジスタを循
環し、その過程において連続的に増分更新される。
【００２６】図４は重み発生器構成の回路の重み出力
（Ｄ）をフィルタ構成回路の入力Ａに接続することによ
って、この発明を具体化した適応性等化器を形成するた
めの図２及び３の回路の接続を示している。データ・サ
ンプルはＦＩＲフィルタ３０の入力Ｂに入り、最新の２
組の重みを用いてフィルタされ、ポートＤに出力され
る。重みはクロック毎に一つの重みの割合でＦＩＲフィ
ルタの入力Ａへロードされる。ＦＩＲ ＡＳＩＣの入力
Ｃは零に結ばれる。データ・サンプルは重み発生器３１
の入力Ａに入り（内部で共役化され）、入力Ｂにおける
誤差と相関させられて更新済みの重みを生成する。この
重みはポートＤで重み発生器３１を出る。重み発生器の
ポートＤは、この場合、重み累積機能のために内部的に
入力Ｃに結ばれている。誤差生成及びその他の補助的機
能は外部的に行われる。データ入力及び誤差は通常の方
法で信号検出回路から得られる。
（Ｄ）をフィルタ構成回路の入力Ａに接続することによ
って、この発明を具体化した適応性等化器を形成するた
めの図２及び３の回路の接続を示している。データ・サ
ンプルはＦＩＲフィルタ３０の入力Ｂに入り、最新の２
組の重みを用いてフィルタされ、ポートＤに出力され
る。重みはクロック毎に一つの重みの割合でＦＩＲフィ
ルタの入力Ａへロードされる。ＦＩＲ ＡＳＩＣの入力
Ｃは零に結ばれる。データ・サンプルは重み発生器３１
の入力Ａに入り（内部で共役化され）、入力Ｂにおける
誤差と相関させられて更新済みの重みを生成する。この
重みはポートＤで重み発生器３１を出る。重み発生器の
ポートＤは、この場合、重み累積機能のために内部的に
入力Ｃに結ばれている。誤差生成及びその他の補助的機
能は外部的に行われる。データ入力及び誤差は通常の方
法で信号検出回路から得られる。
【００２７】図５は図４におけるものの２倍のタップ数
を有する適応性等化器を形成するための同じ回路の四つ
のものの接続を示している。この場合には、ＦＩＲ回路
の出力Ｄは右にある対応する回路の入力Ｃに接続されて
いる。同様の方法による縦続接続は任意の長さについて
行うことができる。データ入力は、付加的な遅延を伴わ
ずに最も右のＷＧ（重み発生器）回路に加えられる。左
方へ縦続接続された各ＷＧ回路は、左のＷＧに示された
四つの付加的なクロックによってＴＤだけ遅延されたデ
ータ入力を受け取る。この遅延は図示の実施例について
は内部的に行われるものとして示されている。この遅延
は外部的に行われ、データ入力バスと入力Ａとの間に加
えられてもよい。
を有する適応性等化器を形成するための同じ回路の四つ
のものの接続を示している。この場合には、ＦＩＲ回路
の出力Ｄは右にある対応する回路の入力Ｃに接続されて
いる。同様の方法による縦続接続は任意の長さについて
行うことができる。データ入力は、付加的な遅延を伴わ
ずに最も右のＷＧ（重み発生器）回路に加えられる。左
方へ縦続接続された各ＷＧ回路は、左のＷＧに示された
四つの付加的なクロックによってＴＤだけ遅延されたデ
ータ入力を受け取る。この遅延は図示の実施例について
は内部的に行われるものとして示されている。この遅延
は外部的に行われ、データ入力バスと入力Ａとの間に加
えられてもよい。
【００２８】図６は、コンピュータ・シミュレーション
の出力を再現しており、（ｃ）入力データ、（ｂ）等化
器誤差、（ａ）等化器出力及び（ｄ）シミュレーション
において逆規範形重みバス信号として特徴付けられた重
み信号を表示している。コンピュータ・シミュレーショ
ンにより生成されたトレースの重要な点は、出力（ａ）
は、重み付け値の自動的且つ動的調整の所要期間の後に
は、遅延を除いて、入力（ｃ）と実質上同じになるとい
うことである。誤差値（ｂ）は最初は大きく、調整期間
後にほとんどゼロに減少する。図示の重みバス・データ
は、ＦＩＲフィルタ構成回路のレジスタ２に記憶された
重み値に適用されたとき、単一の重みが高い値（１と等
価）に達し、他のすべてがほぼゼロにとどまるという状
況を表している。
の出力を再現しており、（ｃ）入力データ、（ｂ）等化
器誤差、（ａ）等化器出力及び（ｄ）シミュレーション
において逆規範形重みバス信号として特徴付けられた重
み信号を表示している。コンピュータ・シミュレーショ
ンにより生成されたトレースの重要な点は、出力（ａ）
は、重み付け値の自動的且つ動的調整の所要期間の後に
は、遅延を除いて、入力（ｃ）と実質上同じになるとい
うことである。誤差値（ｂ）は最初は大きく、調整期間
後にほとんどゼロに減少する。図示の重みバス・データ
は、ＦＩＲフィルタ構成回路のレジスタ２に記憶された
重み値に適用されたとき、単一の重みが高い値（１と等
価）に達し、他のすべてがほぼゼロにとどまるという状
況を表している。
【００２９】図７は、アプリケーション・スペシフィッ
ク集積回路（ＡＳＩＣ）チップによって構成された有限
インパルス応答（ＦＩＲ）フィルタ、及び、次の諸元に
おいて縦続接続されたＡＳＩＣにおける重み発生器ＷＧ
の配列を示している： タップ数：８ シンボル当りのサンプル数：Ｔ／２ ダイバーシティ・チャンネルの数：Ｎ／２。
ク集積回路（ＡＳＩＣ）チップによって構成された有限
インパルス応答（ＦＩＲ）フィルタ、及び、次の諸元に
おいて縦続接続されたＡＳＩＣにおける重み発生器ＷＧ
の配列を示している： タップ数：８ シンボル当りのサンプル数：Ｔ／２ ダイバーシティ・チャンネルの数：Ｎ／２。
【００３０】これは種々の諸元におけるシステムの拡張
可能性を証明している。
可能性を証明している。
【００３１】上の説明は、特定の応用を記述したもので
あるが、この発明は、減衰がなく且つひずみのない信号
が誤差信号を導出することができる形式を有し、この誤
差信号のゼロへの減少が減衰及びひずみの除去を意味す
る任意の適応性フィルタ、等化器その他の電気的フィル
タ応用に適用可能である。
あるが、この発明は、減衰がなく且つひずみのない信号
が誤差信号を導出することができる形式を有し、この誤
差信号のゼロへの減少が減衰及びひずみの除去を意味す
る任意の適応性フィルタ、等化器その他の電気的フィル
タ応用に適用可能である。
【図１】フィルタ、及び「逆規範形」と呼ばれる関連の
重み発生器のための共通の基礎として使用される構成可
能な回路の代表的な形を示す図。
重み発生器のための共通の基礎として使用される構成可
能な回路の代表的な形を示す図。
【図２】この回路の適応性フィルタ構成を示す図。
【図３】この回路の重み発生器構成を示す図。
【図４】適応性等化器を形成するための図２及び３の回
路の相互接続を示す図。
路の相互接続を示す図。
【図５】２倍の数のフィルタ素子を有する適応性等化器
を形成するための２対の同じ回路の相互接続を示す図。
を形成するための２対の同じ回路の相互接続を示す図。
【図６】この発明の動作のコンピュータ・シミュレーシ
ョンの結果を表示した図。
ョンの結果を表示した図。
【図７】４Ｎ個の等化器ユニットを用いての１６Ｔ／２
間隔のタップ及びＮ／２ダイバーシティ・チャンネルに
よるこの発明の実施例を示す図。
間隔のタップ及びＮ／２ダイバーシティ・チャンネルに
よるこの発明の実施例を示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・イー・オールソン アメリカ合衆国カリフォルニア州94041, マウント・ビュー，シルバン・アベニュー 750，ナンバー26
Claims (6)
- 【請求項１】 ディジタル有限インパルス応答フィルタ
として動作するように接続された第１の縦続接続回路で
あって、フィルタ重み付け信号の印加のための第１の複
数の入力タップ、入力データ・サンプルのための単一の
入力、及び、フィルタ済みデータのための出力を備えた
第１の縦続接続回路と、 逆規範形になっていて、前記入力データの共役サンプル
を受け取るための第２の複数の入力タップ、誤差信号を
受け取るための単一の入力、及び、一連の重み付け信号
を与えるための出力を備えた第２の縦続接続回路と、 前記第１の縦続接続回路の複数の入力タップに加えられ
た重み信号の時間順序とは逆の時間順序で前記第２の縦
続回路の連続した縦続段にデータ信号を加え、前記第２
の縦続接続回路が前記第１の縦続接続回路のための重み
付け信号発生器として機能させるための順序付け回路手
段と、 を具備する適応性等化器。 - 【請求項２】 前記第１及び第２の縦続接続回路の前記
入力に接続された記憶レジスタを更に備えており、該記
憶レジスタが重み信号及びデータ信号によって更新さ
れ、複数の縦続段入力の多重化を行わしめる請求項１記
載の適応性等化器。 - 【請求項３】 前記第１の縦続接続回路の出力から誤差
信号を取り出し、該誤差信号を前記第２の縦続接続回路
の誤差入力に加えるための手段を含む請求項１又は２記
載の適応性等化器。 - 【請求項４】 ディジタル通信チャンネルにおける振幅
及び位相を補償するための等化方法であって、 ディジタル有限インパルス応答フィルタとして動作する
ように接続された第１の縦続回路であって、フィルタ重
み付け信号の印加のための第１の複数の入力タップ、入
力データ・サンプルのための単一の入力、及び、フィル
タ済みデータのための出力を備える第１の縦続回路を設
ける段階と、 前記第１の縦続回路の逆規範形構造を有し、入力データ
の信号サンプルを受け取るための第２の複数の入力タッ
プ、誤差信号を受け取るための単一の入力、及び、一連
の重み付け信号を与えるための出力を備える第２の縦続
回路を設ける段階と、 前記第１の縦続回路の複数の入力タップに加えられた重
み信号の時間順序とは逆の時間順序で前記第２の縦続回
路の連続した縦続段にデータ信号を加え、前記第２の縦
続回路が前記第１の縦続回路のための重み付け信号発生
器として機能させる段階と、 を備える等化方法。 - 【請求項５】 前記第１及び第２の縦続回路の前記入力
の側に記憶レジスタを設け、それぞれ重み付け信号及び
データ信号によって前記記憶レジスタにおけるデータを
更新する段階を含む請求項４記載の等化方法。 - 【請求項６】 前記第１の縦続回路の出力から誤差信号
を取り出し、該誤差信号を前記第２の縦続回路の誤差入
力に加える段階を含む請求項４又は５記載の等化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US926669 | 1992-08-10 | ||
| US07/926,669 US5416799A (en) | 1992-08-10 | 1992-08-10 | Dynamically adaptive equalizer system and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188686A true JPH06188686A (ja) | 1994-07-08 |
| JP3621710B2 JP3621710B2 (ja) | 2005-02-16 |
Family
ID=25453537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19860093A Expired - Fee Related JP3621710B2 (ja) | 1992-08-10 | 1993-08-10 | 動的適応性等化器システム及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5416799A (ja) |
| EP (1) | EP0583927B1 (ja) |
| JP (1) | JP3621710B2 (ja) |
| DE (1) | DE69323813D1 (ja) |
| TW (1) | TW275674B (ja) |
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| JP2012157066A (ja) * | 2006-02-09 | 2012-08-16 | Altera Corp | プログラマブルロジックデバイスのための特殊処理ブロック |
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-
1993
- 1993-08-06 TW TW082106303A patent/TW275674B/zh active
- 1993-08-09 EP EP93306278A patent/EP0583927B1/en not_active Expired - Lifetime
- 1993-08-09 DE DE69323813T patent/DE69323813D1/de not_active Expired - Lifetime
- 1993-08-10 JP JP19860093A patent/JP3621710B2/ja not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040629 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
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