JPH0449708A - Ｆｉｒフィルタ回路 - Google Patents
Ｆｉｒフィルタ回路Info
- Publication number
- JPH0449708A JPH0449708A JP15912190A JP15912190A JPH0449708A JP H0449708 A JPH0449708 A JP H0449708A JP 15912190 A JP15912190 A JP 15912190A JP 15912190 A JP15912190 A JP 15912190A JP H0449708 A JPH0449708 A JP H0449708A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- sign
- multiplication
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
- 230000000295 complement effect Effects 0.000 claims description 11
- 125000002015 acyclic group Chemical group 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 4
- 238000005070 sampling Methods 0.000 abstract description 12
- 230000014509 gene expression Effects 0.000 abstract description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、直線位相形の非巡回形ＦＩＲディジタルフィ
ルタ回路に関し、特にＬＳＩ上において回路を実現させ
る場合に有効なフィルタ回路に関する。 〔従来の技術〕 高速動作を必要とする非巡回形ＦＩＮ（、フィルタにお
いては、並列乗算を行なうため、第２図に示すように、
遅延器３１〜３８と、これら遅延出力とタップ補正入力
信号２〜６，５７〜６０とをそれぞれ乗算する乗算器４
１〜４９と、これらの出力を加算する加算器４０とから
構成される。この回路は、タップ段数分（９個）の乗算
器４１−４９を必要とするが、タップ係数が対称である
直線位相形のｆｉ’ Ｉ几フィルタは、同じ係数を乗じ
る対称な部分の乗算器を省略できることにより、ハード
ウェア量上大きな比重を占める乗算器を減らす方法が考
えられている。 この様な直線位相形ＦＩＲフィルタにおいては乗算器を
減らす構成として、第３図に示すようにあらかじめ入力
信号に遅延器３１〜３８により遅延を持たせ同じ係数を
乗じられるべき２つの信号を加算器２４〜２７で加算し
た後に、乗算器１１〜１５によりタップ係数（Ｃｏ＝Ｃ
４）２〜６を乗じ、その乗算結果を加算器２０ａ〜２３
ａによりまとめて加算する方法がある。 〔発明が解決しようとする課題〕 上述した従来の直線位相！” Ｉ Ｒフィルタは、たと
えばタップ数がＮ段であるとすると、Ｎが奇数の場合（
ト」）ケ、Ｎが偶数の場合（−）ケ乗算器が減る事にな
るが、遅延を持たせた２信号の加算。 タップ係数の乗算および全乗算結果の加算を単位サンプ
リング時間内に行う事は、ザン・プリング速度が速い場
合、ハードウェアの演算速度上困蛯な場合が多く、中間
に数段のりタイミング回路をはさむ必要が生じる。この
ため出力信号が遅れフィルタリング結果をフィードパ、
りさせて制御を行なう場合などには応答が遅くなるとい
う欠点がある。 また加算１乗算、加算という流れがあるが、般に加算は
２の補数表現を扱い、乗算は符号十絶対価表現を扱うの
で、（□）個または（−）個の各乗算回路の前後で２の
補数と符号十絶対値との間の数値表現を変換するか、あ
るいは２の補数を扱うブースのアルゴリズムを用いた乗
算器を用いるなどの必要があり、ハードウェア量の増加
と遅延の増大を生じるという欠点がある。 本発明の目的は、このような欠点を除き、遅延回路を乗
算回路の彼方にして加算回路のりタイミングに利用して
、無駄なりタイミング回路の付加による遅延を無くすと
共に、乗算回路の前に加算回路を置かないため、入力信
号が２の補数表現であったとしても符号十絶対値への変
換は一回で良く、乗算結果の符号十絶対値表現を２の補
数表現に変換する回路を一部後部の加算回路を用いるこ
とにより、数値表現の変換のための回路をほとんど必要
とせず、符号十絶対値表現を扱う最もシンプルな乗算回
路を可能としたＦＩ几フィルタ回路を提供することにあ
る。 〔課題を解決するための手段〕 本発明の構成は、非巡回型ＦＩＲディジタルフフィルタ
の中でそのタップ係数が対称である直線位相ＦＩＲフィ
ルタにおいて、入力信号の数値表現を符号十絶対値に変
換する符号変換回路と、この符号変換回路の出力信号に
任意設定可能なタップ係数を乗じ符号十絶対値の乗算を
行なう乗算回路と、この乗算回路の出力の符号によりピ
ットの反転を行う準符号変換回路と、この準符号変換回
路の乗算結果を２の補数表現に変換する機能を有し２の
補数を扱う加算回路と、この加算回路の出力を単位サン
プル時間だけ遅延回路とを備え、後段半分のタップ係数
の乗算結果が対称な係数を乗じる前段における乗算結果
を遅延させて加算されることを特徴とする。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は本発明の一実施例のプロ、り図で、７り、グの
直線位相ＦＩＲフィルタを示している。 図において、１０は入力信号の数値表現の変換を行う符
号変換回路、１１−１４は入力信号と夕。 ブ係数（Ｃｏ−Ｃｓ）２〜５を乗じる並列乗算回路、１
５〜１８は乗算回路１１−１４の出力をその符号ビット
により反転する準符号変換回路、２０〜２５は符号変換
機能の一部を含む並列加算回路、３０〜３５は単位サン
プリング時間の遅延を行う遅延回路である。 まず、第１図で行なわれる信号処理の概略を説明する。 Ｔをサンプリング周期１ｍを整数としたとき、時刻ｔ＝
ｍＴにおける出力ｙ（ｔ）ｔｉ次式となる。 ｙ（ｔ）＝Ｃａ −ｘ（ｔ）＋Ｃ１＃ ｘ （ｔ
’ｒ）＋ｃ、ｓ’）（（書−２Ｔ）＋Ｃ，−ｘ（
ｔ−３Ｔ）＋Ｃ，−ｘ（ｔ−４Ｔ）＋Ｃ，，Ｘ（ｔ−５
Ｔ）＋Ｃ，−Ｘ（ｔ−６Ｔ）・・・・・・（１） すなわち、時刻ｔに入力されたデータｘ （ｔ）からそ
れよりも６サンプリング時間前に入力されたデータｘ（
ｎ−６Ｔ）までの７サンプルのそれぞれに係数ｃ、、ｅ
、ｌ ｅ、、Ｃｐｓ Ｃ２ｔ Ｃ１＃ ＣＯを乗じたも
のの和となる。例えば、Ｃ１・ｘ（ｔ−５’ｒ）は入力
データを５サンプリング時間だけ遅延させた後に係数Ｃ
，を乗じるのではなく、入力時に係数を乗じた後に遅延
を行っている。またＣ１・ｘ（を−５Ｔ）とＣ，−ｘ
（ｔ−６Ｔ）との加算は時刻ｔ−５Ｔにおいて既に行わ
れている。このように時刻ｔより面に入力されたデータ
の乗算・加算などの演算は時刻ｔよりも以前に既に終了
させている。 次に第１図の各回路の動作を説明する。 ム／Ｄ変換器によりサンプリング周期Ｔでサンプリング
されたｎビ、トの２値データは、符号変換回路ｌＯによ
り符号十絶対値の数値表現に変換される。この変換され
九データは、４つの乗算回路１１−１４に入力され、そ
れぞれ係数Ｃ８〜Ｃ０を乗じられる。乗算回路ｉｉ〜１
４はそれぞれともに符号十絶対値の乗数と被乗数の乗算
を行い。 符号十絶対値の乗算結果を出力する。これは、乗数のそ
れぞれのビットごとに被乗数との間で乗算を行い部分積
倉出
ルタ回路に関し、特にＬＳＩ上において回路を実現させ
る場合に有効なフィルタ回路に関する。 〔従来の技術〕 高速動作を必要とする非巡回形ＦＩＮ（、フィルタにお
いては、並列乗算を行なうため、第２図に示すように、
遅延器３１〜３８と、これら遅延出力とタップ補正入力
信号２〜６，５７〜６０とをそれぞれ乗算する乗算器４
１〜４９と、これらの出力を加算する加算器４０とから
構成される。この回路は、タップ段数分（９個）の乗算
器４１−４９を必要とするが、タップ係数が対称である
直線位相形のｆｉ’ Ｉ几フィルタは、同じ係数を乗じ
る対称な部分の乗算器を省略できることにより、ハード
ウェア量上大きな比重を占める乗算器を減らす方法が考
えられている。 この様な直線位相形ＦＩＲフィルタにおいては乗算器を
減らす構成として、第３図に示すようにあらかじめ入力
信号に遅延器３１〜３８により遅延を持たせ同じ係数を
乗じられるべき２つの信号を加算器２４〜２７で加算し
た後に、乗算器１１〜１５によりタップ係数（Ｃｏ＝Ｃ
４）２〜６を乗じ、その乗算結果を加算器２０ａ〜２３
ａによりまとめて加算する方法がある。 〔発明が解決しようとする課題〕 上述した従来の直線位相！” Ｉ Ｒフィルタは、たと
えばタップ数がＮ段であるとすると、Ｎが奇数の場合（
ト」）ケ、Ｎが偶数の場合（−）ケ乗算器が減る事にな
るが、遅延を持たせた２信号の加算。 タップ係数の乗算および全乗算結果の加算を単位サンプ
リング時間内に行う事は、ザン・プリング速度が速い場
合、ハードウェアの演算速度上困蛯な場合が多く、中間
に数段のりタイミング回路をはさむ必要が生じる。この
ため出力信号が遅れフィルタリング結果をフィードパ、
りさせて制御を行なう場合などには応答が遅くなるとい
う欠点がある。 また加算１乗算、加算という流れがあるが、般に加算は
２の補数表現を扱い、乗算は符号十絶対価表現を扱うの
で、（□）個または（−）個の各乗算回路の前後で２の
補数と符号十絶対値との間の数値表現を変換するか、あ
るいは２の補数を扱うブースのアルゴリズムを用いた乗
算器を用いるなどの必要があり、ハードウェア量の増加
と遅延の増大を生じるという欠点がある。 本発明の目的は、このような欠点を除き、遅延回路を乗
算回路の彼方にして加算回路のりタイミングに利用して
、無駄なりタイミング回路の付加による遅延を無くすと
共に、乗算回路の前に加算回路を置かないため、入力信
号が２の補数表現であったとしても符号十絶対値への変
換は一回で良く、乗算結果の符号十絶対値表現を２の補
数表現に変換する回路を一部後部の加算回路を用いるこ
とにより、数値表現の変換のための回路をほとんど必要
とせず、符号十絶対値表現を扱う最もシンプルな乗算回
路を可能としたＦＩ几フィルタ回路を提供することにあ
る。 〔課題を解決するための手段〕 本発明の構成は、非巡回型ＦＩＲディジタルフフィルタ
の中でそのタップ係数が対称である直線位相ＦＩＲフィ
ルタにおいて、入力信号の数値表現を符号十絶対値に変
換する符号変換回路と、この符号変換回路の出力信号に
任意設定可能なタップ係数を乗じ符号十絶対値の乗算を
行なう乗算回路と、この乗算回路の出力の符号によりピ
ットの反転を行う準符号変換回路と、この準符号変換回
路の乗算結果を２の補数表現に変換する機能を有し２の
補数を扱う加算回路と、この加算回路の出力を単位サン
プル時間だけ遅延回路とを備え、後段半分のタップ係数
の乗算結果が対称な係数を乗じる前段における乗算結果
を遅延させて加算されることを特徴とする。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は本発明の一実施例のプロ、り図で、７り、グの
直線位相ＦＩＲフィルタを示している。 図において、１０は入力信号の数値表現の変換を行う符
号変換回路、１１−１４は入力信号と夕。 ブ係数（Ｃｏ−Ｃｓ）２〜５を乗じる並列乗算回路、１
５〜１８は乗算回路１１−１４の出力をその符号ビット
により反転する準符号変換回路、２０〜２５は符号変換
機能の一部を含む並列加算回路、３０〜３５は単位サン
プリング時間の遅延を行う遅延回路である。 まず、第１図で行なわれる信号処理の概略を説明する。 Ｔをサンプリング周期１ｍを整数としたとき、時刻ｔ＝
ｍＴにおける出力ｙ（ｔ）ｔｉ次式となる。 ｙ（ｔ）＝Ｃａ −ｘ（ｔ）＋Ｃ１＃ ｘ （ｔ
’ｒ）＋ｃ、ｓ’）（（書−２Ｔ）＋Ｃ，−ｘ（
ｔ−３Ｔ）＋Ｃ，−ｘ（ｔ−４Ｔ）＋Ｃ，，Ｘ（ｔ−５
Ｔ）＋Ｃ，−Ｘ（ｔ−６Ｔ）・・・・・・（１） すなわち、時刻ｔに入力されたデータｘ （ｔ）からそ
れよりも６サンプリング時間前に入力されたデータｘ（
ｎ−６Ｔ）までの７サンプルのそれぞれに係数ｃ、、ｅ
、ｌ ｅ、、Ｃｐｓ Ｃ２ｔ Ｃ１＃ ＣＯを乗じたも
のの和となる。例えば、Ｃ１・ｘ（ｔ−５’ｒ）は入力
データを５サンプリング時間だけ遅延させた後に係数Ｃ
，を乗じるのではなく、入力時に係数を乗じた後に遅延
を行っている。またＣ１・ｘ（を−５Ｔ）とＣ，−ｘ
（ｔ−６Ｔ）との加算は時刻ｔ−５Ｔにおいて既に行わ
れている。このように時刻ｔより面に入力されたデータ
の乗算・加算などの演算は時刻ｔよりも以前に既に終了
させている。 次に第１図の各回路の動作を説明する。 ム／Ｄ変換器によりサンプリング周期Ｔでサンプリング
されたｎビ、トの２値データは、符号変換回路ｌＯによ
り符号十絶対値の数値表現に変換される。この変換され
九データは、４つの乗算回路１１−１４に入力され、そ
れぞれ係数Ｃ８〜Ｃ０を乗じられる。乗算回路ｉｉ〜１
４はそれぞれともに符号十絶対値の乗数と被乗数の乗算
を行い。 符号十絶対値の乗算結果を出力する。これは、乗数のそ
れぞれのビットごとに被乗数との間で乗算を行い部分積
倉出
【７、次にこれらの部分積を足し合わせて積を求め
てめる。また、タップ係数Ｃｓ〜Ｃ・は、外部から任意
に設定可能となっている。 この乗算結果は、後段で加算されるために２の補数表示
に変換することが必要とされる。すなわち、負値の場合
は符号ビット以外の各ビットを反転し最下位ビットに１
を加えるというものであるが、準符号変換回路１５〜１
Ｂではビットの反転のみを行い％ ｌを加える操作は加
算回路２０〜２５で行っている。準符号変換回路１６〜
１８の各々の出力は対称な位置にある２つの夕、ブに出
力される。 例えば、加算回路２１は壁符号変換回路１７の出力と、
単位サンプリング時間前の演算結果である遅延回路３１
の出力の２の補数表示による加算を行っている。この加
算回路２】の演算結果はザンプリングクロックで動作す
る遅延回路３０に入力され、単位サンプリング時間の遅
妙の後に次段の加算回路２０に出力される。他の加算回
路２０〜２５．遅延回路３０〜３５においても同様の処
理が行なわれ、７つの入力データを標本としフヒ直線位
相ＦＩＲフィルタによりフィルタリングされたデータが
、出力端子７からｙ （ｔ）として出力される。 〔発明の効果〕 以上説明したように本発明は、理論上必要な遅延回路を
実動作上必要とされる加算回路のりタイミング回路とし
て兼用させることにより、高速サンプリング時のリタイ
ばングが不用となり、ＰＩＲフィルタの処理スピードを
早くできると共に、数値表現の変換の回路が少なくなる
構成と、符号＋絶対値を扱う一般的な乗算回路を用いる
ことにより、ハードウェア量を少なくできる効果があり
、ＬＳＩ化などにはとくに有効である。 変換回路、１１−１４．４１〜４９・・・・・・並列乗
算器、１５〜１８・・・・・・準符号変換回路、２０〜
２７゜２０ａ〜２３ａ・・・・・−並列加算器、３０〜
３８・・・・・遅延器 代理人 弁理士 内 原 晋
てめる。また、タップ係数Ｃｓ〜Ｃ・は、外部から任意
に設定可能となっている。 この乗算結果は、後段で加算されるために２の補数表示
に変換することが必要とされる。すなわち、負値の場合
は符号ビット以外の各ビットを反転し最下位ビットに１
を加えるというものであるが、準符号変換回路１５〜１
Ｂではビットの反転のみを行い％ ｌを加える操作は加
算回路２０〜２５で行っている。準符号変換回路１６〜
１８の各々の出力は対称な位置にある２つの夕、ブに出
力される。 例えば、加算回路２１は壁符号変換回路１７の出力と、
単位サンプリング時間前の演算結果である遅延回路３１
の出力の２の補数表示による加算を行っている。この加
算回路２】の演算結果はザンプリングクロックで動作す
る遅延回路３０に入力され、単位サンプリング時間の遅
妙の後に次段の加算回路２０に出力される。他の加算回
路２０〜２５．遅延回路３０〜３５においても同様の処
理が行なわれ、７つの入力データを標本としフヒ直線位
相ＦＩＲフィルタによりフィルタリングされたデータが
、出力端子７からｙ （ｔ）として出力される。 〔発明の効果〕 以上説明したように本発明は、理論上必要な遅延回路を
実動作上必要とされる加算回路のりタイミング回路とし
て兼用させることにより、高速サンプリング時のリタイ
ばングが不用となり、ＰＩＲフィルタの処理スピードを
早くできると共に、数値表現の変換の回路が少なくなる
構成と、符号＋絶対値を扱う一般的な乗算回路を用いる
ことにより、ハードウェア量を少なくできる効果があり
、ＬＳＩ化などにはとくに有効である。 変換回路、１１−１４．４１〜４９・・・・・・並列乗
算器、１５〜１８・・・・・・準符号変換回路、２０〜
２７゜２０ａ〜２３ａ・・・・・−並列加算器、３０〜
３８・・・・・遅延器 代理人 弁理士 内 原 晋
第１図は本発明の一実施例で７り、ブの直線位相ＦＩＲ
フィルタのプロ、り図、第２図は従来の直線位相ＦＩＲ
フィルタの一例のプロ、り図、第３図は従来の遅延後に
乗算・加算を行う直線位相ＦＩＲフィルタのプロ、り図
である。 ｌ・・・・・・入力端子％２〜６．５７〜６ｏ・・・・
・・夕。
フィルタのプロ、り図、第２図は従来の直線位相ＦＩＲ
フィルタの一例のプロ、り図、第３図は従来の遅延後に
乗算・加算を行う直線位相ＦＩＲフィルタのプロ、り図
である。 ｌ・・・・・・入力端子％２〜６．５７〜６ｏ・・・・
・・夕。
Claims (1)
- 非巡回型ＦＩＲディジタルフィルタの中でそのタップ係
数が対称である直線位相ＦＩＲフィルタにおいて、入力
信号の数値表現を符号＋絶対値に変換する符号変換回路
と、この符号変換回路の出力信号に任意設定可能なタッ
プ係数を乗じ符号＋絶対値の乗算を行なう乗算回路と、
この乗算回路の出力の符号によりビットの反転を行う準
符号変換回路と、この準符号変換回路の乗算結果を２の
補数表現に変換する機能を有し２の補数を扱う加算回路
と、この加算回路の出力を単位サンプル時間だけ遅延さ
せる遅延回路とを備え、後段半分のタップ係数の乗算結
果が対称な係数を乗じる前段における乗算結果を遅延さ
せて加算されることを特徴とするＦＩＲフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15912190A JPH0449708A (ja) | 1990-06-18 | 1990-06-18 | Ｆｉｒフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15912190A JPH0449708A (ja) | 1990-06-18 | 1990-06-18 | Ｆｉｒフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449708A true JPH0449708A (ja) | 1992-02-19 |
Family
ID=15686699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15912190A Pending JPH0449708A (ja) | 1990-06-18 | 1990-06-18 | Ｆｉｒフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449708A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167038A (ja) * | 1984-09-11 | 1986-04-07 | Fuji Xerox Co Ltd | 電子写真用転写紙 |
| JP2003510876A (ja) * | 1999-09-20 | 2003-03-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プログラマブルシフタを使用するｆｉｒフィルタ |
-
1990
- 1990-06-18 JP JP15912190A patent/JPH0449708A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167038A (ja) * | 1984-09-11 | 1986-04-07 | Fuji Xerox Co Ltd | 電子写真用転写紙 |
| JPH0535426B2 (ja) * | 1984-09-11 | 1993-05-26 | Fuji Xerox Co Ltd | |
| JP2003510876A (ja) * | 1999-09-20 | 2003-03-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プログラマブルシフタを使用するｆｉｒフィルタ |
| JP4729685B2 (ja) * | 1999-09-20 | 2011-07-20 | エスティー‐エリクソン、ソシエテ、アノニム | プログラマブルシフタを使用するｆｉｒフィルタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DK150875B (da) | Rekursivt digitalt filter | |
| KR960004127B1 (ko) | 입력가중형 트랜스버셜 필터 | |
| JPH0449708A (ja) | Ｆｉｒフィルタ回路 | |
| CA1290458C (en) | Bit-serial integrator circuitry | |
| JP2885121B2 (ja) | ディジタルフィルタ | |
| JPH0458608A (ja) | 入力加重形トランスバーサルフィルタ | |
| JPS58162120A (ja) | トランスバ−サルフイルタ | |
| JPS63187366A (ja) | 移動平均演算装置 | |
| JP3041563B2 (ja) | 有限インパルス応答フィルタ | |
| KR0154792B1 (ko) | 비트 시리얼 기법을 이용한 미분기 | |
| JP2643165B2 (ja) | 演算回路 | |
| JPH03263910A (ja) | Ｉｉｒフィルタ | |
| JPH0687531B2 (ja) | ビット−シリアル信号スケーリング装置及びディジタル信号振幅制御装置 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| JPS5853218A (ja) | デイジタル・フイルタ | |
| JPH02288675A (ja) | ゴースト除去装置 | |
| JP2904792B2 (ja) | １次元ディジタルフィルタ | |
| JPH02209005A (ja) | ディジタルアッテネータ | |
| SUSHMA et al. | Design of High Speed Low Power FIR Filter by using Systolic Architecture | |
| JPH0435417A (ja) | オーバーサンプルアナログ／ディジタル変換器 | |
| JPH09116388A (ja) | 有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法 | |
| JPH0795671B2 (ja) | デイジタルフイルタ | |
| JPH0310415A (ja) | デシメーション・フィルタ | |
| JPS62262509A (ja) | デイジタルフイルタ回路 | |
| JPH05108693A (ja) | Ｉｉｒデジタルフイルタ装置 |